Updated on 2025/07/30

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KAWAMURA, Kazushi
 
Affiliation
Faculty of Science and Engineering, School of Fundamental Science and Engineering
Job title
Assistant Professor
Degree
Dr. Eng. ( 2016.03 Waseda University )
Profile

Assistant Professor in AI Computing Research Unit, Tokyo Institute of Technology.

Research Experience

  • 2025.04
    -
    Now

    Waseda University   School of Fundamental Science and Engineering   Assistant Professor

  • 2024.10
    -
    2025.03

    Institute of Science Tokyo   Institute of Integrated Research   Specially Appointed Assistant Professor

  • 2020.04
    -
    2025.03

    Waseda University   Green Computing Systems Research Organization   Adjunct Researcher

  • 2020.04
    -
    2024.09

    Tokyo Institute of Technology   Institute of Innovative Research   Specially Appointed Assistant Professor

  • 2018.04
    -
    2020.03

    Waseda University   Faculty of Science and Engineering   Assistant Professor

  • 2017.04
    -
    2018.03

    Waseda University   Research Institute for Science and Engineering   Assistant Professor

  • 2016.04
    -
    2017.03

    Waseda University   Department of Computer Science and Communications Engineering   Postdoctoral Fellow

  • 2015.04
    -
    2017.03

    JSPS   Research Fellowship for Young Scientists (DC2-PD)

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Education Background

  • 2013.04
    -
    2016.03

    Waseda University   Graduate School of Fundamental Science and Engineering   Department of Computer Science and Engineering (Doctor's Program)  

  • 2012.04
    -
    2013.03

    Waseda University   Graduate School of Fundamental Science and Engineering   Department of Computer Science and Engineering (Master's Program)  

  • 2007.04
    -
    2012.03

    Waseda University   School of Fundamental Science and Engineering   Department of Computer Science and Engineering  

Committee Memberships

  • 2023.04
    -
    Now

    IPSJ  Associate Editor of Transactions on System LSI Design Methodology

  • 2023.04
    -
    Now

    IPSJ  Committee Member of SLDM

  • 2023.01
    -
    Now

    Treasurer of IEEE CAS Society Japan Joint Chapter

  • 2021.09
    -
    Now

    Publicity Co-Chair of ASP-DAC

  • 2020.09
    -
    Now

    Technical Program Committee Member of SASIMI

  • 2021.10
    -
    2023.12

    IEICE  Associate Editor of Special Section on Circuits and Systems

  • 2021.04
    -
    2023.03

    IPSJ  Secretary of SLDM

  • 2021.01
    -
    2022.12

    Treasurer of IEEE CEDA All Japan Joint Chapter

  • 2020.09
    -
    2022.11

    IEICE  Committee Member of Workshop on Circuits and Systems

  • 2016.09
    -
    2022.04

    Program Committee Member of COOL Chips

  • 2017.04
    -
    2021.03

    IPSJ  Committee Member of SLDM

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Professional Memberships

  • 2016.07
    -
    Now

    IEEE

  • 2013.01
    -
    Now

    IPSJ

  • 2012.11
    -
    Now

    IEICE

Research Areas

  • Computer system / Soft computing

Research Interests

  • Combinatorial Optimization

  • Annealing Processor

  • Ising Machine

  • FPGA

  • LSI Design Methodology

  • High Level Synthesis

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Awards

  • 2023年度コンピュータサイエンス領域功績賞

    2024.08   情報処理学会   システムとLSIの設計技術研究会

    Winner： 川村 一志

  • ISOCC Best Paper Award

    2016.10   A high-performance circuit design algorithm using data dependent approximation

    Winner： Kazushi Kawamura

  • アルゴリズムデザインコンテスト特別賞

    2019.08   DAシンポジウム2019   配置配線のためのアンサンブルソルバシステム

    Winner： 西澤 誠人, 石川 遼太, 長谷川 健人, 川村 一志, 多和田 雅師, 戸川 望

  • アルゴリズムデザインコンテスト特別賞

    2018.08   DAシンポジウム2018   ナンバーリンクソルバのためのFPGA協調システム

    Winner： 石川 遼太, 西澤 誠人, 長谷川 健人, 川村 一志, 多和田 雅師, 戸川 望

  • アルゴリズムデザインコンテスト最優秀賞

    2017.08   DAシンポジウム2017   組込みデバイスとFPGAを用いたナンバーリンクソルバの設計と実装

    Winner： 長谷川 健人, 石川 遼太, 寺田 晃太朗, 川村 一志, 多和田 雅師, 戸川 望

  • アルゴリズムデザインコンテスト最優秀賞兼特別賞

    2016.09   DAシンポジウム2016   機械学習とFPGAを用いたナンバーリンクソルバ

    Winner： 寺田 晃太朗, 長谷川 健人, 川村 一志, 多和田 雅師, 戸川 望

  • 情報処理学会SLDM優秀発表学生賞

    2015.12   タイミングエラー予測回路によるデータ依存最適化回路設計とそのFPGA評価

    Winner： 川村 一志

  • アルゴリズムデザインコンテスト優秀賞

    2015.08   DAシンポジウム2015   機械学習を用いたナンバーリンクソルバ

    Winner： 寺田 晃太朗, 川村 一志, 多和田 雅師, 藤原 晃一, 戸川 望

  • 情報処理学会SLDM優秀発表学生賞

    2014.11   タイミングエラー予測回路による再構成可能デバイス上でのデータ依存最適化回路設計

    Winner： 川村 一志

  • アルゴリズムデザインコンテスト特別賞

    2014.08   DAシンポジウム2014   発見的アルゴリズムによるナンバーリンクソルバ

    Winner： 多和田 雅師, 阿部 晋矢, 川村 一志, 藤代 美佳

  • 情報処理学会SLDM優秀発表学生賞

    2013.11   信頼性と時間オーバーヘッド間のトレードオフを考慮した面積制約にもとづくRDRアーキテクチャ向けフォールトセキュア高位合成手法

    Winner： 川村 一志

  • 情報処理学会SLDM優秀発表学生賞

    2012.11   島内消費電力量見積もりにもとづく温度特性を考慮したRDRアーキテクチャ向け高位合成手法

    Winner： 川村 一志

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Papers

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Presentations

  • Amorphica: fully connected metamorphic annealing processor with programmable optimization strategy

    Kazushi Kawamura, Jaehoon Yu, Daiki Okonogi, Satoru Jimbo, Genta Inoue, Akira Hyodo, Ángel López García-Arias, Kota Ando, Bruno Hideki Fukushima-Kimura, Ryota Yasudo, Thiem Van Chu, Masato Motomura  [Invited]

    30th Asia and South Pacific Design Automation Conference (ASP-DAC) 

    Presentation date： 2025.01

  • 2スピン同時更新アニーリングプロセッサを活用したナンプレソルバ

    川村 一志, 兵藤 旭, 小此木 大輝, 神保 聡, Thiem Van Chu, 本村真人

    DAシンポジウム2024 

    Presentation date： 2024.08

  • A parallel-trial double-update annealing algorithm for enabling highly-effective state transition on annealing processors

    Akira Hyodo, Satoru Jimbo, Daiki Okonogi, Genta Inoue, Thiem Van Chu, Masato Motomura, Kazushi Kawamura

    DAC 2024: The Chips to Systems Conference 

    Presentation date： 2024.06

  • イジングマシンとボルツマンマシンを活用した自律的な組合せ最適化

    川村 一志

    フォレストワークショップ2024 

    Presentation date： 2024.03

  • 自律的な組合せ最適化システムのための双方向最適化ソルバ

    川村 一志

    情報処理学会 第86回全国大会 Society 5.0時代の安心・安全・信頼を支える基盤ソフトウェア技術の構築 

    Presentation date： 2024.03

  • 学習/数理モデルに基づく時空間展開型アーキテクチャの創出と応用プロジェクトの社会実装

    川村 一志  [Invited]

    FIT2023 第22回情報科学技術フォーラム イベント企画 Society 5.0社会のためのコンピューティング技術をどう生かすか？ 

    Presentation date： 2023.09

  • 問題に応じて計算手法を選択・最適化するアニーリングプロセッサLSI「Amorphica」

    川村 一志  [Invited]

    FIT2023 第22回情報科学技術フォーラム トップコンファレンス6-2 ハードウェア 

    Presentation date： 2023.09

  • Amorphica: 4-replica 512 fully connected spin 336MHz metamorphic annealer with programmable optimization strategy and compressed-spin-transfer multi-chip extension

    川村 一志  [Invited]

    ISSCC 2023 国内報告会 

    Presentation date： 2023.03

  • 組合せ最適化のための最先端ハードウェア

    川村 一志

    IPSJ-ONE 2022 

    Presentation date： 2022.03

  • GPU-based acceleration of fully parallel annealing algorithm for combinatorial optimization

    Kazushi Kawamura, Kaisei Okawa, Gregory Gutmann, Thiem Van Chu, Jaehoon Yu, Masato Motomura

    34th IEEE International System-on-Chip Conference (SOCC) 

    Presentation date： 2021.09

  • Improvement in convergence speed of fully-parallel annealing algorithm with spin-update restriction

    Kazushi Kawamura, Thiem Van Chu, Jaehoon Yu, Masato Motomura

    10th International Conference on Adiabatic Quantum Computing (AQC) 

    Presentation date： 2021.06

  • 全結合・全並列型アニーリングコンセプトによる組合せ最適化ソルバーHW技術の紹介：その数理モデルからLSI実装まで

    川村 一志  [Invited]

    第16回AIチップ設計拠点フォーラム 

    Presentation date： 2020.10

  • Ising formulations for solving grid-based LSI routing problems

    Kazushi Kawamura, Shu Tanaka, Nozomu Togawa

    8th International Conference on Adiabatic Quantum Computing (AQC) 

    Presentation date： 2019.06

  • 処理性能と消費電力のトレードオフを解消するApproximate Computing技術

    川村一志

    早稲田大学 アンビエントロニクス研究所 第2回ワークショップ 

    Presentation date： 2018.11

  • Ph.D企画セッション パネリスト

    川村一志

    IEEE SSCS Japan Chapter VDECデザイナーズフォーラム 

    Presentation date： 2015.08

  • A floorplan-aware high-level synthesis technique with delay-variation tolerance

    Kazushi Kawamura, Yuta Hagio, Youhua Shi, Nozomu Togawa  [Invited]

    2015 IEEE International Conference on Electron Devices and Solid-State Circuits (EDSSC) 

    Presentation date： 2015.06

  • Floorplan-driven architecture and high-level synthesis for hot-spot temperature optimization

    Kazushi Kawamura, Nozomu Togawa  [Invited]

    29th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC) 

    Presentation date： 2014.07

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Research Projects

  • Multi-Disciplinary AI Computing Platform Based on Hyper-dimensional Vector Representation

    Japan Society for the Promotion of Science  Grants-in-Aid for Scientific Research

    Project Year :

    2023.04
    -
    2028.03
     

    Masato Motomura, Ryota Yasudo, Kota Ando, Thiem Van Chu, Kazushi Kawamura

  • 解とモデルの相互最適化に基づく自律型アニーリングマシンの開発

    日本学術振興会  科学研究費助成事業

    Project Year :

    2024.04
    -
    2027.03
     

    川村 一志

  • AIを活用したユーザ主体の組合せ最適化システム

    国立研究開発法人科学技術振興機構  戦略的創造研究推進事業(さきがけ)

    Project Year :

    2023.10
    -
    2027.03
     

    川村 一志

Misc

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Industrial Property Rights

  • アニーリング処理システム、管理装置、チップ、アニーリング処理方法及びプログラム

    川村 一志, 劉 載勲, 本村 真人

    Patent

  • アニーリング処理装置、アニーリング処理方法及びプログラム

    川村 一志, 劉 載勲, 本村 真人

    Patent

  • アニーリング処理装置、アニーリング処理方法及びプログラム

    川村 一志, 神保 聡, 戸川 望, 白井 達彦

    Patent

  • 情報処理装置、情報処理方法及びプログラム

    川村 一志, 本村 真人

    Patent

 

Syllabus

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Teaching Experience

  • System Design for Mathematical Optimization

    Waseda University  

    2025.04
    -
    Now
     

  • Introduction to Java Programming

    Waseda University  

    2021.04
    -
    2024.03
     

  • IoT System Design

    Waseda University  

    2019.04
    -
    2020.03
     

  • Introduction to C Programming

    Waseda University  

    2018.04
    -
    2020.03
     

 

Sub-affiliation

  • Faculty of Science and Engineering   Graduate School of Fundamental Science and Engineering

Internal Special Research Projects

  • 準同型暗号ライブラリの高速化に向けたCPU／FPGA協調設計

    2019  

    　View Summary

    本研究では、準同型暗号ライブラリHElibを対象に３課題（１．準同型暗号ライブラリに含まれるボトルネック演算の特定、２．ボトルネック演算に対するハードウェアの設計、３．SW/HW間の効率的なデータ転送技術の確立）に取り組んだ。課題１の解決に向けてHElibに比較演算処理を実装し、乗算オペレータ中に含まれるBluestein FFT演算がボトルネック演算であることを確認した。次に、課題２に関連してパイプライン効率の高いFFTプロセッサを開発した。最後に、SW/HW間の効率的なデータ転送を可能にするI/Oハードウェア実現に向け、循環リストベースの優先度キューをハードウェア実装し、対ベースライン実装比で22.8倍の高速化を達成した。

  • 標本数を任意に設定可能な離散フーリエ変換アクセラレータの設計と実装

    2018  

    　View Summary

    本研究では，信号処理や暗号演算に用いられる離散フーリエ変換（DFT）の高速化に向けたハードウェアアクセラレータ設計に取り組んだ．本研究が対象とするDFTは標本数が2のべき乗でないことを前提とし，加えて，数千～数万の標本数に対応可能である点から既存研究と大きく異なる．標本数が2のべき乗でないDFTの高速アルゴリズムとしてBluesteinFFTを採用するとともに，高位合成時に適用可能な最適化技術を組み合わせることで，FPGA上で高速動作するハードウェアアクセラレータを構築した．本アクセラレータについて，計算機実験により対CPU比で3倍程度高速に動作可能であることを確認している．