研究者詳細 - 大附　辰夫

写真a

オオツキ　タツオ

大附　辰夫

所属

理工学術院

職名

名誉教授

学位

工学博士 ( 早稲田大学 )

ホームページ

http://www.ohtsuki.comm.waseda.ac.jp/

経歴

1985年

-

　

- カリフォルニア大学バークレー校客員教授
1985年

-

　

- Visiting Professor, Univ. of Calif., Berkeley
1980年

-

　

- 早稲田大学理工学部教授
1980年

-

　

- Professor, School of Science and Engineering, Waseda University
1965年

-

1980年

日本電気株式会社

学歴

　

-

1965年

早稲田大学理工学研究科電子工学
　

-

1965年

早稲田大学
　

-

1963年

早稲田大学理工学部電気通信学科
　

-

1963年

早稲田大学

委員歴

2005年

-

　

NEDO 電子・情報技術戦略調査委員会技術委員 2005 －
2002年

-

2004年

NEDO 技術評価委員会技術委員 2002 － 2004
2001年

-

　

電子情報通信学会フェローノミネーション委員会委員 2001
1998年

-

2001年

電子情報通信学会功績賞・業績賞委員会委員 1998 － 2001
2000年

-

　

東京工業大学工学部電気系外部評価委員 2000
2000年

-

　

文部省大学設置・学校法人審議会（大学設置分科会）専門委員 2000
1995年

-

1997年

プリント回路学会監事 1995 － 1997
1995年

-

1996年

東京工業大学工学部電気系外部評価委員 1995 － 1996
1995年

-

　

第1回 Asia and S. Pacific Design Automation Conference General Chair 1995
1992年

-

1995年

IFIP TC-10 WG10.5 Vice-Chairman
1992年

-

1995年

IFIP TC-10 WG10.5 Vice-Chairman
1991年

-

1994年

IEEE VP-Region 10,CAS Society
1991年

-

1994年

IEEE CAS Society VP-Region 10 1991 － 1994
1991年

-

1994年

IEEE VP-Region 10,CAS Society
1991年

-

1993年

電子情報通信学会調査理事 1991 － 1993
1991年

-

1992年

日本工学会監事
1991年

-

1992年

電子情報通信学会理事
1991年

-

1992年

電子情報通信学会回路とシステム専門委員会委員長 1991 － 1992
1991年

-

1992年

日本工学会監事 1991 － 1992
1989年

-

1992年

IFIP TC-10 WG10.5 Vice-Chairman 1989 － 1992
1981年

-

1992年

日本電信電話（株）電気通信技術委員会特別専門委員 1981 － 1992
1988年

-

1990年

プリント回路学会（現エレクトロニクス実装学会）理事
1988年

-

1990年

IEEE CAS Society AdCom member 1988 － 1990
1988年

-

1990年

プリント回路学会理事 1988 － 1990
1988年

-

1989年

電子情報通信学会 VLSI設計技術専門委員会委員長 1988 － 1989
1987年

-

1989年

IEEE International Symposium on CAD アジア代表 1987 － 1989
1987年

-

1988年

電子情報通信学会編集理事 1987 － 1988
1987年

-

　

IFIP Workshop on CAD Engines Chairman 1987
1986年

-

1987年

電子情報通信学会理事
1985年

-

1987年

IEEE 東京支部CASソサィアティ Chairman 1985 － 1987
1985年

-

1987年

電子通信学会ニューネットワーク論研究会委員長 1985 － 1987
1984年

-

1985年

（財）新機能素子研究開発協会三次元回路素子技術動向調査委員会委員長 1984 － 1985

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所属学協会

　

　

　

応用数理学会
　

　

　

ACM
　

　

　

IFIP TC-10 WG10.5
　

　

　

日本工学会
　

　

　

プリント回路学会（現エレクトロニクス実装学会）
　

　

　

電気学会
　

　

　

情報処理学会
　

　

　

IEEE
　

　

　

電子情報通信学会
　

　

　

ACM
　

　

　

IFIP TC-10 WG10.5
　

　

　

IEEE

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研究分野

制御、システム工学 / 通信工学

研究キーワード

情報通信工学
Information and Communication Engineering

受賞

Golden Jubilee Medal, IEEE CAS Society

2000年
3rd Millennium Medal, IEEE

2000年
電子情報通信学会フェロー

2000年
Golden Jubilee Medal, IEEE CAS Society

2000年
3rd Millennium Medal, IEEE

2000年
電子情報通信学会フェロ-

2000年
Meritorious Senvice Award,IEEE CAS Society

1995年
Meritorious Senvice Award,IEEE CAS Society

1995年
電子通信学会論文賞

1986年
IEEE Fellow

1984年
IEEE Fellow

1984年
Gullmin-Cauer Prize Paper Award,IEEE CAS Society

1974年
Gullmin-Cauer Prize Paper Award,IEEE CAS Society

1974年
電子情報通信学会業績賞
1995

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書籍等出版物

電気回路論[2版改訂]

電気学会 2002年
回路工学

昭晃堂 1998年
過渡回路解析

電気学会大学講座 1989年
Lalyout Design and Verification

North-Holland 1986年
Advances in CAD for VLSI

North-Holland 1985年
VLSIの設計I

岩波講座マイクロエレクトロニクス 1985年

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Works(作品等)

DSMテクノロジーを想定したEmbedded Processor のハードウェア/ソフトウェア協調設計環境

2004年

-

2006年
歩行者を対象とする地図情報システム

2000年

-

2003年
移動パーソナルエリアネットワークにおける1対多, 多対多マルチメディア通信方式

2000年

-

　
ハードウェア/ソフトウェア協調設計に関する研究

2000年

-

　
A Survey on Recent Advances in VLSI Layout

1985年

-

　
LSIの配置配線設計に関する基礎研究

1981年

-

　
電子回路の数値シミュレーションに関する基礎研究

1979年

-

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共同研究・競争的資金等の研究課題

地図情報処理
移動体通信網のプロトコル
画像処理のハードウェア／ソフトウェアアルゴリスム
システムLSI設計手法
モバイルネットワーク
ディジタル信号処理アーキテクチャ
VLSIシステムの設計手法
Mobile communication network protocol
Hardware/software algorithms for image processing
System LSI Design Methodology
mobile networks
Digital Signal Processing Architecture
VLSI System Design Methodology

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Misc

Scalable Unified Dual-Radix Architecture for Montgomery Multiplication in GF(P) and GF(2n)

Kazuyuki Tanimura, Ryuta Nara, Shunitsu Kohara, Kazunori Shimizu, Youhua Shi, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

Proc. of the ASP-DAC 2008 697 - 702 2008年
GECOM: Test Data Compression Combined with All Unknown Response Masking

Youhua Shi, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

Proc. of the ASP-DAC 2008 577 - 582 2008年
LAMR : アドホックネットワークにおける負荷分散を考慮したマルチパスルーティング

清水悠司, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会 NS研究会 51 - 56 2008年
MAPドメイン間移動のためのハンドオフ時間とパケットロスの削減手法

田中敦樹, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会 NS研究会 41 - 46 2008年
エニーキャストにおけるルータの負荷に基づく経路選択手法

横田雅之, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会 NS研究会 13 - 18 2008年
アプリケーションプロセッサのカーネル自動生成手法

日浦敏宏, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会 VLD研究会 83 - 88 2008年
レジスタ分散型アーキテクチャを対象とした高位合成のためのマルチプレクサ削減手法

遠藤哲弥, 大智輝, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会 VLD研究会 7 - 12 2008年
アプリケーションプロセッサのL1データキャッシュ最適化手法

東條信明, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会 VLD研究会 Vol.107 77 - 82 2008年
歩行者向けデフォルメ地図生成ハードウェアエンジンの設計

荒幡明, 奈良竜太, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会 VLD研究会 Vol.107 ( No.336 ) 61 - 66 2008年
列処理演算法に着目したマルチレート対応イレギュラーLDPC符号復号器

今井優太, 清水一範, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会RECONF研究会 Vol.107 ( No.342 ) 19 - 24 2008年
AESにおける合成体SubBytes向けパワーマスキング乗算回路の設計

川畑伸幸, 奈良竜太, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会 VLD研究会 Vol.107 ( No.335 ) 37 - 42 2008年
SIMD プロセッサコアの面積/遅延見積もり手法

山崎大輔, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

情報処理学会組込みシステム研究会組込みシステムシンポジウム2007 233 - 240 2008年
応用指向動的再構成なネットワークプロセッサ設計手法

大田元則, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

情報処理学会組込みシステム研究会組込みシステムシンポジウム2007 141 - 150 2008年
Scalable Unified Dual-Radix Architecture for Montgomery Multiplication in GF(P) and GF(2n)

Kazuyuki Tanimura, Ryuta Nara, Shunitsu Kohara, Kazunori Shimizu, Youhua Shi, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

Proc. of the ASP-DAC 2008 697 - 702 2008年
GECOM: Test Data Compression Combined with All Unknown Response Masking

Youhua Shi, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

Proc. of the ASP-DAC 2008 577 - 582 2008年
Floorplan-aware High-Level Synthesis for Distributed/Shared-Register Architectures

Akira Ohchi, Shunitsu Kohara, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

Proc. of the IEICE ITC-CSCC 2007 1049 - 1050 2007年
An Area-Efficient GF(2m) MSD Multiplier Based on an MSB Multiplier for Elliptic Curve LSI

Ryuta Nara, Kazunori Shimizu, Shunitsu Kohara, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

Proc. of the IEICE ITC-CSCC 2007 36 - 37 2007年
楕円曲線暗号用SIMD型MSD乗算器の設計

奈良竜太, 清水一範, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

情報処理学会組込みシステム研究会組込みシステムシンポジウム2007 90 - 99 2007年
移動体を対象としたアプリケーションとデータサイズによる階層型Network Mobilityの負荷分散方式

月木英治, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会ITS研究会 Vol.107 ( No.216 ) 21 - 26 2007年
歩行者ナビゲーションにおける携帯電話カメラ機能とランドマークを利用した位置補正手法

本田聖人, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会ITS研究会 Vol.107 ( No.216 ) 33 - 38 2007年
歩行者ナビゲーションにおけるGPS誤差補正のための道路標識による現在位置測位手法

大平英貴, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会ITS研究会 Vol.107 ( No.216 ) 27 - 32 2007年
進路方向によって異なる混雑度を考慮した旅行時間算出手法

大高宏介, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会ITS研究会 Vol.107 ( No.215 ) 15 - 20 2007年
GF（2m）上のSIMD型MSD乗算器を用いた楕円曲線暗号回路の実装

奈良竜太, 清水一範, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

情報処理学会システムLSI設計技術研究会情報処理学会DAシンポジウム2007 221 - 226 2007年
HW/SW協調合成におけるASIPの面積/遅延見積もり手法

山崎大輔, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

情報処理学会システムLSI設計技術研究会情報処理学会DAシンポジウム2007 31 - 36 2007年
アプリケーションに特化した動的再構成可能なネットワークプロセッサ

大田元則, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

情報処理学会システムLSI設計技術研究会情報処理学会DAシンポジウム2007 37 - 42 2007年
GF(2n)及びGF(P)におけるスケーラブル双基数ユニファイド型モンゴメリ乗算器

谷村和幸, 奈良竜太, 小原俊逸, 史又華, 戸川望, 柳沢政生, 大附辰夫

電子情報通信学会VLD研究会 Vol.107 ( No.105 ) 43 - 48 2007年
再構成型プロセッサFE-GAへのフィルタマッピングとその自動化手法

本間雅行, 戸川望, 柳澤政生, 大附辰夫, 佐藤真琴

電子情報通信学会VLD研究会 Vol.107 ( No.100 ) 67 - 72 2007年
楕円曲線暗号に適したGF(2m)上のSIMD型MSD乗算器の設計

奈良竜太, 清水一範, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会VLD研究会 Vol.107 ( No.32 ) 25 - 29 2007年

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楕円曲線暗号ハードウェアを実装する場合,用途に合わせて複数の鍵長を処理することが求められる.Digit-serial乗算器は楕円曲線暗号を構成するGF(2^m)上の乗算を高速に処理することができる.しかし,digit-serial乗算器はデータ長が固定された数値を扱うことに適しており,複数の鍵長を扱う暗号システムには向いていなかった.そこで本稿では楕円曲線暗号に適したGF(2^m)上のSIMD型MSD乗算器を提案する.digit-serial乗算器の一つであるMSD乗算器をデータ長に合わせてSIMD演算で乗算を並列処理することにより,楕円曲線スカラー乗算を高速処理することができる.また,NISTが推奨する5つのデータ長について提案乗算器で処理することができるため,5種類のMSD乗算器を使用した場合に対し処理速度が同程度で比較した場合,面積を最大1/3まで削減することができる.また短い鍵長に対しSIMD演算することで2つの乗算を同時に処理することができるため,従来のMSD乗算器と比較し最大で約2倍の処理速度を得ることができる.

CiNii
GF(2n)上のMSB乗算器をベースにした楕円曲線暗号LSI向けMSD乗算器の実装

奈良竜太, 小原俊逸, 清水一範, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会第20回回路とシステム軽井沢ワークショップ 355 - 360 2007年
携帯機器向けMPEG-A Photo Playerのメタデータ生成システムのハードウェア化に関する一考察

元橋雅人, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2006 2007年
アプリケーションプロセッサ向けデータキャッシュ構成最適化システムとその評価

堀内一央, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2006 2007年
SIMD型プロセッサコア最適化設計のための多重ループに対応したSIMD命令合成手法

中島裕貴, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2006 2007年
SIMD型プロセッサコアを対象としたハードウェア/ソフトウェア分割フレームワーク

大東真崇, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2006 2007年
SIMD型プロセッサコア設計におけるプロセッシングユニット最適化手法

繁田裕之, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2006 2007年
XMLをベースとしたCDFGマニピュレーションフレームワーク: CoDaMa

小原俊逸, 史又華, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2006-97 2007年
楕円曲線暗号向けGF(2m)上のDigit-Serial乗算器の設計

奈良竜太, 小原俊逸, 清水一範, 戸川望, 池永剛, 柳澤政生, 後藤敏, 大附辰夫

電子情報通信学会技術研究報告 VLD2006-89 2007年
Floorplan-aware High-Level Synthesis for Distributed/Shared-Register Architectures

Akira Ohchi, Shunitsu Kohara, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

Proc. of the IEICE ITC-CSCC 2007 1049 - 1050 2007年
An Area-Efficient GF(2m) MSD Multiplier Based on an MSB Multiplier for Elliptic Curve LSI

Ryuta Nara, Kazunori Shimizu, Shunitsu Kohara, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

Proc. of the IEICE ITC-CSCC 2007 36 - 37 2007年
Selective low-care coding: A means for test data compression in circuits with multiple scan chains

YH Shi, N Togawa, S Kimura, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E89A ( 4 ) 996 - 1004 2006年04月

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This paper presents a test input data compression technique, Selective Low-Care Coding (SLC), which can be used to significantly reduce input test data volume as well as the external test channel requirement for multiscan-based designs. In the proposed SLC scheme, we explored the linear dependencies of the internal scan chains, and instead of encoding all the specified bits in test cubes, only a smaller amount of specified bits are selected for encoding, thus greater compression can be expected. Experiments on the larger benchmark circuits show drastic reduction in test data volume with corresponding savings on test application time can be indeed achieved even for the well-compacted test set.

DOI CiNii
Selective low-care coding: A means for test data compression in circuits with multiple scan chains

YH Shi, N Togawa, S Kimura, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E89A ( 4 ) 996 - 1004 2006年04月

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This paper presents a test input data compression technique, Selective Low-Care Coding (SLC), which can be used to significantly reduce input test data volume as well as the external test channel requirement for multiscan-based designs. In the proposed SLC scheme, we explored the linear dependencies of the internal scan chains, and instead of encoding all the specified bits in test cubes, only a smaller amount of specified bits are selected for encoding, thus greater compression can be expected. Experiments on the larger benchmark circuits show drastic reduction in test data volume with corresponding savings on test application time can be indeed achieved even for the well-compacted test set.

DOI
Selective low-care coding: A means for test data compression in circuits with multiple scan chains

YH Shi, N Togawa, S Kimura, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E89A ( 4 ) 996 - 1004 2006年04月

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This paper presents a test input data compression technique, Selective Low-Care Coding (SLC), which can be used to significantly reduce input test data volume as well as the external test channel requirement for multiscan-based designs. In the proposed SLC scheme, we explored the linear dependencies of the internal scan chains, and instead of encoding all the specified bits in test cubes, only a smaller amount of specified bits are selected for encoding, thus greater compression can be expected. Experiments on the larger benchmark circuits show drastic reduction in test data volume with corresponding savings on test application time can be indeed achieved even for the well-compacted test set.

DOI CiNii
A fast elliptic curve cryptosystem LSI embedding word-based Montgomery multiplier

J Uchida, N Togawa, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON ELECTRONICS E89C ( 3 ) 243 - 249 2006年03月

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Elliptic curve cryptosystems are expected to be a next standard of public-key cryptosystems. A security level of elliptic curve cryptosystems depends on a difficulty of a discrete logarithm problem on elliptic curves. The security level of a elliptic curve cryptosystem which has a public-key of 160-bit is equivalent to that of a RSA system which has a public-key of 1024-bit. We propose an elliptic curve cryptosystem LSI architecture embedding word-based Montgomery multipliers. A Montgomery multiplication is an efficient method for a finite field multiplication. We can design a scalable architecture for an elliptic curve cryptosystem by selecting structure of word-based Montgomery multipliers. Experimental results demonstrate effectiveness and efficiency of the proposed architecture. In the hardware evaluation using 0.18 mu m CMOS library, the highspeed design using 126 Kgates with 20 x 8-bit multipliers achieved operation times of 3.6 ms for a 160-bit point multiplication.

DOI
A parallel LSI architecture for LDPC decoder improving message-passing schedule

Proc. IEEE International Symposium on Circuits and Systems 2006 (ISCAS 2006) 2006年
A pipelined functional unit generation method in HW/SW cosynthesis for SIMD processor cores

Proc. Synthesis and System Integration of Mixed Technologies (SASIMI 2006) 2006年
A fast elliptic curve cryptosystem LSI embedding word-based montgomery multiplier

Jumpei Uchida, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

IEICE Transactions on Electronics E89-C ( 3 ) 243 - 249 2006年

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Elliptic curve cryptosystems are expected to be a next standard of public-key cryptosystems. A security level of elliptic curve cryptosystems depends on a difficulty of a discrete logarithm problem on elliptic curves. The security level of a elliptic curve cryptosystem which has a public-key of 160-bit is equivalent to that of a RSA system which has a public-key of 1024-bit. We propose an elliptic curve cryptosystem LSI architecture embedding word-based Montgomery multipliers. A Montgomery multiplication is an efficient method for a finite field multiplication. We can design a scalable architecture for an elliptic curve cryptosystem by selecting structure of word-based Montgomery multipliers. Experimental results demonstrate effectiveness and efficiency of the proposed architecture. In the hardware evaluation using 0.18 μ m CMOS library, the high-speed design using 126 Kgates with 20 × 8-bit multipliers achieved operation times of 3.6 ms for a 160-bit point multiplication. Copyright © 2006 The Institute of Electronics, Information and Communication Engineers.

DOI
FCSCAN: An efficient multiscan-based data compression technique for test cost reduction

Proc. IEEE Asia and South Pacific Design Automation Conference 2006 (ASP-DAC 2006) 653 - 658 2006年
An interface-circuit synthesizer with configurable processor core in IP-based SOC design

Proc. IEEE Asia and South Pacific Design Automation Conference 2006 (ASP-DAC 2006) 594 - 599 2006年
MPEG-4形状符号化/復号化に対応したDSP組み込み向け専用演算器の設計

古宇多朋史, 小原俊逸, 史又華, 戸川望, 柳澤政生, 大附辰夫

情報処理学会組込みシステムシンポジウム2006論文集(ESS2006) 2006年
連携処理を考慮したネットワークプロセッサ合成システム

中山敬史, 戸川望, 柳澤政生, 大附辰夫

情報処理学会DAシンポジウム2006論文集 2006年
レジスタ分散・共有併用型アーキテクチャを対象としたフロアプランを考慮した高位合成手法

大智輝, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

情報処理学会DAシンポジウム2006論文集 2006年
SIMD型プロセッサコアの自動合成のためのパイプライン演算ユニット生成手法

栗原輝, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

情報処理学会論文誌 vol. 47 ( no. 6 ) 2006年
アプリケーションプロセッサのフォワーディングユニット最適化手法

日浦敏俊, 小原俊逸, 史又華, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 ( VLD2006-80 ) 2006年
動的再構成可能なマルチレート対応LDPC符号復号器の実装

今井優太, 清水一範, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 RECONF2006-43 2006年
歩行者ナビゲーションにおける微小画面での視認性とユーザの迷いにくさを考慮した略地図生成手法

二宮直也, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 ITS2006-34 2006年
屋内用歩行者ナビゲーションにおける歩行者の嗜好を反映させる経路探索手法

荒井亨, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 ITS2006-33 2006年
屋内向け歩行者ナビゲーションにおけるユーザの嗜好性と混雑状況を考慮した目的地決定手法

小林和馬, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 ITS2006-32 2006年
車車間・路車間通信技術を用いた車線別の渋滞情報の検出手法

大高宏介, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 ITS2006-18 2006年
H.264符号化向けDSPにおける動き予測演算器の設計

高橋豊和, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 ( VLD2006 ) 2006年
アプリケーションプロセッサの面積/遅延見積もり手法

山崎大輔, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 CAS2006-1 ( VLD2006-14, SIP2006-24 ) 2006年
A pipelined functional unit generation method in HW/SW cosynthesis for SIMD processor cores

小原俊逸, 栗原輝, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

Proc. Synthesis and System Integration of Mixed Technologies (SASIMI 2006) 2006年
アプリケーションプロセッサのデータキャッシュ構成最適化手法

堀内一央, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会第19回回路とシステム軽井沢ワークショップ論文集 583 - 588 2006年
歩行者向け地図情報配信システムにおける道路交通標識を用いた位置特定手法

中口智史, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 ( ITS2005-114 ) 2006年
SIMD型プロセッサコアの自動合成におけるパイプライン構成最適化手法

栗原輝, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 ( VLD2005-115, ICD2005-232 ) 2006年
動的フローに対応したネットワークプロセッサの改良とその評価

田淵英孝, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 ( VLD2005-112, ICD2005-229 ) 2006年
設計ナビゲーション機構を有するシステムLSI設計のためのHW/SW分割システム

小島洋平, 戸川望, 橘昌良, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 ( VLD2005-111, ICD2005-228 ) 2006年
高速移動体のためのハンドオフメッセージ数を最小化した高速ハンドオフ手法

伊藤光司, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 ( IN2005-222 ) 2006年
A fast elliptic curve cryptosystem LSI embedding word-based montgomery multiplier

内田純平, 戸川望, 柳澤政生, 大附辰夫

IEICE Trans. on Electronics, vol. E89-C E89-C ( 3 ) 243 - 249 2006年

DOI
FCSCAN: An Efficient Multiscan-based Data Compression Technique for Test Cost Reduction

史又華, 戸川望, 木村晋二, 柳澤政生, 大附辰夫

第11回アジア南太平洋設計自動化会議 (ASP-DAC 2006） 653 - 658 2006年
An Interface-Circuit Synthesis Method with Configurable Processor Core in IP-Based SoC Design

小原俊逸, 友野直紀, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

第11回アジア南太平洋設計自動化会議 (ASP-DAC 2006） 594 - 599 2006年
A parallel LSI architecture for LDPC decoder improving message-passing schedule

Proc. IEEE International Symposium on Circuits and Systems 2006 (ISCAS 2006) 2006年
A pipelined functional unit generation method in HW/SW cosynthesis for SIMD processor cores

Proc. Synthesis and System Integration of Mixed Technologies (SASIMI 2006) 2006年
FCSCAN: An efficient multiscan-based data compression technique for test cost reduction

Proc. IEEE Asia and South Pacific Design Automation Conference 2006 (ASP-DAC 2006) 653 - 658 2006年
An interface-circuit synthesizer with configurable processor core in IP-based SOC design

Proc. IEEE Asia and South Pacific Design Automation Conference 2006 (ASP-DAC 2006) 594 - 599 2006年
A SIMD instruction set and functional unit synthesis algorithm with SIMD operation decomposition

N Togawa, K Tachikake, Y Miyaoka, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS E88D ( 7 ) 1340 - 1349 2005年07月

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This paper focuses on SIMD processor synthesis and proposes a SIMD instruction set/functional unit synthesis algorithm. Given an initial assembly code and a timing constraint, the proposed algorithm synthesizes an area-optimized processor core with optimal SIMD functional units. It also synthesizes a SIMD instruction set. The input initial assembly code is assumed to run on a full-resource SIMD processor (virtual processor) which has all the possible SIMD functional units. In our algorithm, we introduce the SIMD operation decomposition and apply it to the initial assembly code and the full-resource SIMD processor. By gradually reducing SIMD operations or decomposing SIMD operations, we can finally find a processor core with small area under the given timing constraint. The promising experimental results are also shown.

DOI
Sub-operation parallelism optimization in SIMD processor core synthesis

H Kawazu, J Uchida, Y Miyaoka, N Togawa, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E88A ( 4 ) 876 - 884 2005年04月

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A b-bit SIMD functional unit has n k-bit sub-functional units in itself, where b = k x n. It can execute n-parallel k-bit operations. However, all the b-bit functional units in a processor core do not necessarily execute n-parallel operations. Depending on an application program, some of them just execute n/2-parallel operations or even n/4-parallel operations. This means that we can modify a b-bit SIMD functional unit so that it has n/2 k-bit sub-functional units or n/4 k-bit sub-functional units. The number of k-bit sub-functional units in a SIMD functional unit is called sub-operation parallelism. We incorporate a sub-operation parallelism optimization algorithm into SIMD functional unit optimization. Our proposed algorithm gradually reduces sub-operation parallelism of a SIMD functional unit while the timing constraint of execution time satisfied. Thereby, we can finally find a processor core with small area under the given timing constraint. We expect that we can obtain processor core configurations of smaller area in the same timing constraint rather than a conventional system. The promising experimental results are also shown.

DOI
Sub-operation parallelism optimization in SIMD processor core synthesis

H Kawazu, J Uchida, Y Miyaoka, N Togawa, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E88A ( 4 ) 876 - 884 2005年04月

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A b-bit SIMD functional unit has n k-bit sub-functional units in itself, where b = k x n. It can execute n-parallel k-bit operations. However, all the b-bit functional units in a processor core do not necessarily execute n-parallel operations. Depending on an application program, some of them just execute n/2-parallel operations or even n/4-parallel operations. This means that we can modify a b-bit SIMD functional unit so that it has n/2 k-bit sub-functional units or n/4 k-bit sub-functional units. The number of k-bit sub-functional units in a SIMD functional unit is called sub-operation parallelism. We incorporate a sub-operation parallelism optimization algorithm into SIMD functional unit optimization. Our proposed algorithm gradually reduces sub-operation parallelism of a SIMD functional unit while the timing constraint of execution time satisfied. Thereby, we can finally find a processor core with small area under the given timing constraint. We expect that we can obtain processor core configurations of smaller area in the same timing constraint rather than a conventional system. The promising experimental results are also shown.

DOI
Sub-operation parallelism optimization in SIMD processor core synthesis

H Kawazu, J Uchida, Y Miyaoka, N Togawa, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E88A ( 4 ) 876 - 884 2005年04月

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A b-bit SIMD functional unit has n k-bit sub-functional units in itself, where b = k x n. It can execute n-parallel k-bit operations. However, all the b-bit functional units in a processor core do not necessarily execute n-parallel operations. Depending on an application program, some of them just execute n/2-parallel operations or even n/4-parallel operations. This means that we can modify a b-bit SIMD functional unit so that it has n/2 k-bit sub-functional units or n/4 k-bit sub-functional units. The number of k-bit sub-functional units in a SIMD functional unit is called sub-operation parallelism. We incorporate a sub-operation parallelism optimization algorithm into SIMD functional unit optimization. Our proposed algorithm gradually reduces sub-operation parallelism of a SIMD functional unit while the timing constraint of execution time satisfied. Thereby, we can finally find a processor core with small area under the given timing constraint. We expect that we can obtain processor core configurations of smaller area in the same timing constraint rather than a conventional system. The promising experimental results are also shown.

DOI
A SIMD instruction set and functional unit synthesis algorithm with SIMD operation decomposition

Nozomu Togawa, Koichi Tachikake, Yuichiro Miyaoka, Masao Yanagisawa, Tatsuo Ohtsuki

IEICE Transactions on Information and Systems E88-D ( 7 ) 1340 - 1349 2005年

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This paper focuses on SIMD processor synthesis and proposes a SIMD instruction set/functional unit synthesis algorithm. Given an initial assembly code and a timing constraint, the proposed algorithm synthesizes an area-optimized processor core with optimal SIMD functional units. It also synthesizes a SIMD instruction set. The input initial assembly code is assumed to run on a full-resource SIMD processor (virtual processor) which has all the possible SIMD functional units. In our algorithm, we introduce the SIMD operation decomposition and apply it to the initial assembly code and the full-resource SIMD processor. By gradually reducing SIMD operations or decomposing SIMD operations, we can finally find a processor core with small area under the given timing constraint. The promising experimental results are also shown. Copyright © 2005 The Institute of Electronics, Information and Communication Engineers.

DOI
Sub-operation parallelism optimization in SIMD processor synthesis and its experimental evaluations

N Togawa, Y Miyaoka, H Kawazu, M Yanagisawa, J Uchida, T Ohtsuki

2005 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS), VOLS 1-6, CONFERENCE PROCEEDINGS 3499 - 3502 2005年

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In this paper, we propose a sub-operation parallelism optimization algorithm in SIMD) processor synthesis. Given an initial assembly code and timing constraints, our algorithm synthesizes a processor core with sub-operation parallelism optimization for SIMD) functional units. First we consider an initial processor which has sufficient hardware units for executing an initial assembly code. An initial processor core includes the maximum sub-operation parallelism for each SIMD) functional unit. By gradually reducing sub-operation parallelism, we can finally have a processor core with small area meeting a given timing constraints. We show the effectiveness of our proposed algorithm through experimental results.

DOI
A Processor Core Synthesis System in IP-based SoC Design

Proceedings of the ASP-DAC 2005 2005年
重回帰分析により得られた1次式によるインダクタンスを考慮した配線遅延の見積もり

鈴木康成, マルタディナタアンワル, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 Vol.105 ( No.442 ) 67 - 72 2005年
レジスタ分散・共有アーキテクチャを対象としたフロアプラン指向高位合成手法

大智輝, 戸川望, 柳澤雅夫, 大附辰夫

電子情報通信学会技術研究報告 VLD2005-66 31 - 36 2005年
画像処理向けシステムLSI設計における設計ナビゲーションを考慮したHW/SW分割システム

小島洋平, 戸川望, 橘昌良, 柳澤政生, 大附辰夫

DAシンポジウム２００５ 19 - 24 2005年
SIMD型プロセッサの自動合成におけるパイプライン演算ユニット生成手法

栗原輝, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

DAシンポジウム２００５ 25 - 30 2005年
A SIMD Instruction Set and Functional Unit Synthesis Algorithm with SIMD Operation Decomposition

戸川望, 太刀掛宏一, 宮岡祐一郎, 柳澤政生, 大附辰夫

IEICE TRANS,INF.&SYST E88-D ( 7 ) 1340 - 1349 2005年

DOI
Sub-operation parallelism optimization in SIMD processor synthesis and its experimental evaluations

Nozomu Togawa, Hideki Kawazu, Jumpei Uchida, Yuichiro Miyaoka, Masao Yanagisawa, Tatsuo Ohtsuki

Proceedings - IEEE International Symposium on Circuits and Systems 3499 - 3502 2005年

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In this paper, we propose a sub-operation parallelism optimization algorithm in SIMD processor synthesis. Given an initial assembly code and timing constraints, our algorithm synthesizes a processor core with sub-operation parallelism optimization for SIMD functional units. First we consider an initial processor which has sufficient hardware units for executing an initial assembly code. An initial processor core includes the maximum sub-operation parallelism for each SIMD functional unit. By gradually reducing sub-operation parallelism, we can finally have a processor core with small area meeting a given timing constraints. We show the effectiveness of our proposed algorithm through experimental results. © 2005 IEEE.

DOI
レジスタ分散型アーキテクチャを対象とするフロアプランとタイミング制御を考慮した高位合成手法

田中真, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

情報処理学会論文誌 Vol.46 ( NO.6 June 2005 ) 1383 - 1394 2005年
A Selective Care Bits Coding Method for Test Data Compression

史又華, 戸川望, 木村晋二, 柳澤政生, 大附辰夫

第18回回路とシステム軽井沢ワークショップ 241 - 246 2005年
IP再利用を考慮したシステムLSI設計におけるインタフェース回路生成システム

小原俊逸, 友野直紀, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会第18回回路とシステム軽井沢ワークショップ論文集 581 - 586 2005年
インダクタンスを考慮した配線遅延の近似式による見積もり

鈴木康成, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

第18回回路とシステム軽井沢ワークショップ 1 - 6 2005年
SIMD型プロセッサコア向けHW/SW協調合成システムにおけるパイプライン演算ユニット生成手法

栗原輝, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

第18回回路とシステム軽井沢ワークショップ 575 - 580 2005年
ネットワークプロセッサ合成システムの改良とその評価

升本英行, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2004 25 - 30 2005年
動的フローに適応したネットワークプロセッサ設計とその評価

細田宗一郎, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2004 79 - 84 2005年
ワードベースモンゴメリ乗算器を搭載した高速楕円曲線暗号LSI

内田純平, 奈良竜太, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2004 ( 708 ) 5 - 10 2005年

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次世代の公開鍵暗号技術として楕円曲線暗号が注目されている.楕円曲線暗号の安全性は楕円曲線上の離散対数問題に依っている.このため, 1024ビットのRSA暗号と同程度の安全性を160ビットの暗号鍵で実現できる.本稿では, ワードベースモンゴメリ乗算器を搭載した楕円曲線暗号LSIを提案する.モンゴメリ乗算は有限体上の乗算を実現するアルゴリズムであり, ワードベースモンゴメリ乗算器の構成を変えることで, 小面積で高速な楕円曲線暗号LSIを実現することができる.計算機実験により提案する楕円曲線暗号LSIを評価する.評価結果において, 0.18μmプロセスを用い8ビット乗算器を搭載した楕円曲線暗号LSIは126Kgatesで160ビットのスカラー倍算を実行した場合の処理時間は3.6msであった.

CiNii
面積制約を考慮したマルチスレッドプロセッサの合成手法

麻生雄一, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 31 - 35 2005年
A processor core synthesis system in IP-based SoC design

Naoki Tomono, Shunitsu Kohara, Jumpei Uchida, Yuichiro Miyaoka, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

ASP-DAC 2005: PROCEEDINGS OF THE ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE, VOLS 1 AND 2 286 - 291 2005年

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This paper proposes a new design methodology for SoCs reusing hardware IPs. In our approach, after system-level HW/SW partitioning, we use IPs for hardware parts, but synthesize a new processor core instead of reusing a processor core IP. System performs efficient parallel execution of hardware and software by taking account of a response time of hardware IP obtained by the proposed calculation algorithm. We can use optimal hardware IPs selected by the proposed hardware IPs selection algorithm. The experimental results show effectiveness of our new design methodology.
Sub-operation parallelism optimization in SIMD processor synthesis and its experimental evaluations

Nozomu Togawa, Hideki Kawazu, Jumpei Uchida, Yuichiro Miyaoka, Masao Yanagisawa, Tatsuo Ohtsuki

Proceedings - IEEE International Symposium on Circuits and Systems 3499 - 3502 2005年

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In this paper, we propose a sub-operation parallelism optimization algorithm in SIMD processor synthesis. Given an initial assembly code and timing constraints, our algorithm synthesizes a processor core with sub-operation parallelism optimization for SIMD functional units. First we consider an initial processor which has sufficient hardware units for executing an initial assembly code. An initial processor core includes the maximum sub-operation parallelism for each SIMD functional unit. By gradually reducing sub-operation parallelism, we can finally have a processor core with small area meeting a given timing constraints. We show the effectiveness of our proposed algorithm through experimental results. © 2005 IEEE.

DOI
A Processor Core Synthesis System in IP-based SoC Design

Proceedings of the ASP-DAC 2005 2005年
FPGA-based reconfigurable adaptive FEC

K Shimizu, J Uchida, Y Miyaoka, N Togawa, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E87A ( 12 ) 3036 - 3046 2004年12月

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In this paper, we propose a reconfigurable adaptive FEC system. In adaptive FEC schemes, the error correction capability t is changed dynamically according to the communication channel condition. If a particular error correction capability t is given, we can implement an FEC decoder which is optimal for t by taking the number of operations into consideration. Thus, reconfiguring the optimal FEC decoder dynamically for each error correction capability allows us to maximize the throughput of each decoder within a limited hardware resource. Based on this concept, our reconfigurable adaptive FEC system can reduce the packet dropping rate more efficiently than conventional fixed hardware systems. We can improve data transmission throughput for a reliable transport protocol. Practical simulation results are also shown.
A selective scan chain reconfiguration through run-length coding for test data compression and scan power reduction

Y Shi, S Kimura, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E87A ( 12 ) 3208 - 3215 2004年12月

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Test data volume and power consumption for scan-based designs are two major concerns in system-on-a-chip testing. However, test set compaction by filling the don't-cares will invariably increase the scan-in power dissipation for scan testing, then the goals of test data reduction and low-power scan testing appear to be conflicted. Therefore, in this paper we present a selective scan chain reconfiguration method for test data compression and scan-in power reduction. The proposed method analyzes the compatibility of the internal scan cells for a given test set and then divides the scan cells into compatible classes. After the scan chain reconfiguration a dictionary is built to indicate the run-length of each compatible class and only the scan-in data for each class should be transferred from the ATE to the CUT so as to reduce test data volume. Experimental results for the larger ISCAS' 89 benchmarks show that the proposed approach overcomes the limitations of traditional run-length coding techniques, and leads to highly reduced test data volume with significant power savings during scan testing in all cases.
A hybrid dictionary test data compression for multiscan-based designs

Y Shi, S Kimura, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E87A ( 12 ) 3193 - 3199 2004年12月

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In this paper, we present a test data compression technique to reduce test data volume for multiscan-based designs. In our method the internal scan chains are divided into equal sized groups and two dictionaries were build to encode either an entire slice or a subset of the slice. Depending on the codeword, the decompressor may load all scan chains or may load only a group of the scan chains, which can enhance the effectiveness of dictionary-based compression. In contrast to previous dictionary coding techniques, even for the CUT with a large number of scan chains, the proposed approach can achieve satisfied reduction in test data volume with a reasonable smaller dictionary. Experimental results showed the proposed test scheme works particularly well for the large ISCAS'89 benchmarks.
FPGA-based reconfigurable adaptive FEC

K Shimizu, J Uchida, Y Miyaoka, N Togawa, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E87A ( 12 ) 3036 - 3046 2004年12月

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In this paper, we propose a reconfigurable adaptive FEC system. In adaptive FEC schemes, the error correction capability t is changed dynamically according to the communication channel condition. If a particular error correction capability t is given, we can implement an FEC decoder which is optimal for t by taking the number of operations into consideration. Thus, reconfiguring the optimal FEC decoder dynamically for each error correction capability allows us to maximize the throughput of each decoder within a limited hardware resource. Based on this concept, our reconfigurable adaptive FEC system can reduce the packet dropping rate more efficiently than conventional fixed hardware systems. We can improve data transmission throughput for a reliable transport protocol. Practical simulation results are also shown.
A Reconfigurable Adaptive FEC System for Reliable Wireless Communications

2004 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2004) 13 - 16 2004年
Experimental Evaluation of High-Level Energy Optimization Based on Thread Partitioning

2004 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2004) 161 - 164 2004年
High-Level Power Optimization Based on Thread Partitioning

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12 3075 - 3082 2004年
Alternative Run-Length Coding through Scan Chain Reconfiguration for Joint Minimization of Test Data Volume and Power Consumption in Scan Test

Proc．of IEEE The 13th Asian Test Symposium on Circuits and Systems 432 - 437 2004年

DOI
A sub-operation parallelism optimization algorithmin HW/SW partitioning for SIMD processor cores

SASIMI2004 483 - 490 2004年
An efficient algorithm/architecture codesign for image encoders

J Choi, N Togawa, T Ikenaga, S Goto, M Yanagisawa, T Ohtsuki

2004 47TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL II, CONFERENCE PROCEEDINGS 469 - 472 2004年

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We describe the optimization of a complex video encoder systems based on target architecture. We implemented the MPEG-4 encoder using hardware/software codesign approach, mapped together based on a target architecture. We proposed a target architecture template and an optimization methodology. In our design flow, we searched for a bottleneck module constraining the system. After investigating the computational complexity, quality, and the simplicity of algorithms, we chose the best algorithm for hardware implementation, and then mapped the selected algorithm onto the hardware with different architecture, what does the best architecture for the algorithm and which is the best architecture of components. We chose one of the architectures meet the constraints and also made tradeoffs among speed, chip area, and memory bandwidth for different architecture. The proposed system architecture was used to reduce the design decisions and iterations, provided flexible and scalable systems. The evaluations resulted in effective optimization of the motion estimation module and better tradeoffs that optimized the overall system.
Reducing Test Data Volume for Multiscan-based Designs through Single/Sequence Mixed Encoding

47th IEEE International Midwest Symposium On Circuits and Systems 445 - 448 2004年
A hardware/software cosynthesis algorithm for processors with heterogeneous datapaths

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 4 830 - 836 2004年
A cosynthesis algorithm for application specific processors with heterogeneous datapaths

Proceedings of the ASP-DAC 2004 2004年
A thread partitioning algorithm in low power high-level synthesis

Proceedings of the ASP-DAC 2004 2004年
A reconfigurable adaptive FEC system for reliable wireless communications

K Shimizu, N Togawa, T Ikenaga, M Yanagisawa, S Goto, T Ohtsuki

PROCEEDINGS OF THE 2004 IEEE ASIA-PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS, VOL 1 AND 2 13 - 16 2004年

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This paper proposes a reconfigurable adaptive FEC system. For adaptive FEC schemes, we can implement an FEC decoder which is optimal for error correction capability t by taking the number of operations into consideration. Reconfiguring the optimal FEC decoder dynamically for each t allows us to maximize the throughput of each decoder within a limited hardware resource. Our system can reduce packet dropping rate more efficiently than conventional fixed hardware systems for a reliable transport protocol.
Experimental evaluation of high-level energy optimization based on thread partitioning

J Uchida, Y Miyaoka, N Togawa, M Yanagisawa, T Ohtsuki

PROCEEDINGS OF THE 2004 IEEE ASIA-PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS, VOL 1 AND 2 161 - 164 2004年

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This paper presents a thread partitioning algorithm for high-level synthesis systems which generate low energy circuits. In the algorithm, we partitions a thread into two sub-threads, one of which has RF and the other does not have RE The partitioned sub-threads need to be synchronized with each other to keep the data dependency of the original thread. Since the partitioned sub-threads have waiting time for synchronization, gated clocks can be applied to each sub-thread. We achieve 33% energy reduction when we apply our proposed algorithm to a JPEG encoder.
レジスタ分散型アーキテクチャを対象とするフロアプランを考慮した高位合成手法

田中真, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2004 127 - 132 2004年
High-Level Power Optimization Based on Thread Partitioning

内田純平, 戸川望, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12 3075 - 3082 2004年
A Selective Scan Chain Reconfiguration through Run-Length Coding for Test Data Compression and Scan Power Reduction

史又華, 木村晋二, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12 3208 - 3215 2004年
A Hybrid Dictionary Test Data Compression for Multiscan-Based Designs

史又華, 木村晋二, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12 3193 - 3199 2004年
Alternative run-length coding through scan chain reconfiguration for joint minimization of test data volume and power consumption in scan test

Youhua Shi, Shinji Kimura, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

Proceedings of the Asian Test Symposium 432 - 437 2004年

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Test data volume and scan power are two major concerns in SoC test. In this paper we present an alternative run-length coding method through scan chain reconfiguration to reduce both test data volume and scan-in power consumption. The proposed method analyzes the compatibility of the internal scan cells for a given test set and then divides the scan cells into compatible classes. To extract the compatible scan cells we apply a heuristic algorithm by solving the graph coloring problem
and then a simple greedy algorithm is used to configure the scan chain for the minimization of scan power. Experimental results for the larger IS-CAS'89 benchmarks show that the proposed approach leads to highly reduced test data volume with significant power savings during scan test.

DOI
A sub-operation parallelism optimization algorithmin HW/SW partitioning for SIMD processor cores

川津秀樹, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

SASIMI2004 483 - 490 2004年
IP再利用を考慮したシステムLSIにおけるプロセッサコア合成システム

友野直紀, 小原俊逸, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

情報処理学会 DAシンポジウム 2004 19 - 24 2004年
フロアプランとタイミング制約に基づくレジスタ間データ転送を考慮した高位合成手法

田中真, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

情報処理学会 DAシンポジウム 2004 283 - 288 2004年
An Efficient Algorithm/Architecture Codesign for Image Encoders

崔鎮求, 戸川望, 池永剛, 後藤敏, 柳澤政生, 大附辰夫

47th IEEE International Midwest Symposium On Circuits and Systems 469 - 472 2004年
Reducing Test Data Volume for Multiscan-based Designs through Single/Sequence Mixed Encoding

史又華, 木村晋二, 戸川望, 柳澤政生, 大附辰夫

47th IEEE International Midwest Symposium On Circuits and Systems 445 - 448 2004年
SIMD型プロセッサコア向けHW/SW分割におけるSIMD型演算最適化手法

川津秀樹, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会第17回回路とシステム(軽井沢)ワークショップ 579 - 584 2004年
A hardware/software cosynthesis algorithm for processors with heterogeneous datapaths

宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 4 830 - 836 2004年
ネットワークプロセッサ合成システム

松浦努, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2003-145 55 - 60 2004年
HW/SW分割システムにおける仮想IP類推手法

小田雄一, 内田純平, 宮岡祐一郎, 戸川望, 橘昌良, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2003-158 47 - 52 2004年
Packed SIMD型命令を持つプロセッサ合成システムのためのリターゲッタブルコンパイラ

加藤久晴, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2003-157 41 - 46 2004年
面積制約を考慮したCAMプロセッサ最適化手法

石川裕一朗, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2003-152 13 - 18 2004年
インターリーブを考慮したReconfigurable Adaptive FEC

清水一範, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2003-151 7 - 12 2004年
携帯機器を対象としたJava動的コンパイラにおけるプロファイリングシステム

船田雅史, 内田純平, 戸川望, 柳澤政生, 大附辰夫

情報処理学会研究報告，2004-MBL-28 55 - 62 2004年
Instruction set and funcational unit synthesis for SIMD processorcores

戸川望, 太刀掛宏一, 宮岡祐一郎, 柳澤政生, 大附辰夫

Proceedings of the ASP-DAC 2004 2004年
A cosynthesis algorithm for application specific processors with heterogeneous datapaths

宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

Proceedings of the ASP-DAC 2004 2004年
A thread partitioning algorithm in low power high-level synthesis

内田純平, 戸川望, 柳澤政生, 大附辰夫

Proceedings of the ASP-DAC 2004 2004年
A Reconfigurable Adaptive FEC System for Reliable Wireless Communications

2004 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2004) 13 - 16 2004年
Experimental Evaluation of High-Level Energy Optimization Based on Thread Partitioning

2004 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2004) 161 - 164 2004年
FPGA-Based Reconfigurable Adaptive FEC

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12 3036 - 3046 2004年
High-Level Power Optimization Based on Thread Partitioning

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12 3075 - 3082 2004年
A Selective Scan Chain Reconfiguration through Run-Length Coding for Test Data Compression and Scan Power Reduction

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12 3208 - 3215 2004年
A Hybrid Dictionary Test Data Compression for Multiscan-Based Designs

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 12 3193 - 3199 2004年
Alternative run-length coding through scan chain reconfiguration for joint minimization of test data volume and power consumption in scan test

Youhua Shi, Shinji Kimura, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki

Proceedings of the Asian Test Symposium 432 - 437 2004年

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Test data volume and scan power are two major concerns in SoC test. In this paper we present an alternative run-length coding method through scan chain reconfiguration to reduce both test data volume and scan-in power consumption. The proposed method analyzes the compatibility of the internal scan cells for a given test set and then divides the scan cells into compatible classes. To extract the compatible scan cells we apply a heuristic algorithm by solving the graph coloring problem
and then a simple greedy algorithm is used to configure the scan chain for the minimization of scan power. Experimental results for the larger IS-CAS'89 benchmarks show that the proposed approach leads to highly reduced test data volume with significant power savings during scan test.

DOI
A sub-operation parallelism optimization algorithmin HW/SW partitioning for SIMD processor cores

SASIMI2004 483 - 490 2004年
An Efficient Algorithm/Architecture Codesign for Image Encoders

47th IEEE International Midwest Symposium On Circuits and Systems 469 - 472 2004年
Reducing Test Data Volume for Multiscan-based Designs through Single/Sequence Mixed Encoding

47th IEEE International Midwest Symposium On Circuits and Systems 445 - 448 2004年
A hardware/software cosynthesis algorithm for processors with heterogeneous datapaths

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E87-A, No. 4 830 - 836 2004年
A cosynthesis algorithm for application specific processors with heterogeneous datapaths

Proceedings of the ASP-DAC 2004 2004年
A thread partitioning algorithm in low power high-level synthesis

Proceedings of the ASP-DAC 2004 2004年
A built-in reseeding technique for LFSR-based test pattern generation

Y Shi, Z Zhang, S Kimura, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E86A ( 12 ) 3056 - 3062 2003年12月

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Reseeding technique is proposed to improve the fault coverage in pseudo-random testing. However most of previous works on reseeding is based on storing the seeds in an external tester or in a ROM. In this paper we present a built-in reseeding technique for LFSR-based test pattern generation. The proposed structure can run both in pseudorandom mode and in reseeding mode. Besides, our method requires no storage for the seeds since in reseeding mode the seeds can be generated automatically in hardware. In this paper we also propose an efficient grouping algorithm based on simulated annealing to optimize test vector grouping. Experimental results for benchmark circuits indicate the superiority of our technique against other reseeding methods with respect to test length and area overhead. Moreover, since the theoretical properties of LFSRs are preserved, our method could be beneficially used in conjunction with any other techniques proposed so far.
System Architecture based on Hardware/Software Codesign for Optimization of Video Encoders

The 2003 International Technical Conference on Circuits/Systems，Computers and Communications 2003年
A Hardware/Software Cosynthesis System for Processor Cores with Content Addressable Memories

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E86-A, No. 5 1082 - 1092 2003年
An Instruction-Set Simulator Generator for SIMD Processor Cores

Proceedings of workshop SASIMI2003 160 - 167 2003年
A hardware/software partitioning algorithm for SIMD processor cores

K. Tachikake, N. Togawa, Y. Miyaoka, Jinku Choi, M. Yanagisawa, T. Ohtsuki

Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC 2003- 135 - 140 2003年

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This paper proposes a new hardware/software partitioning algorithm for processor cores with SIMD instructions. Given a compiled assembly code including SIMD instructions, a timing constraint of execution time, and available hardware units, the proposed algorithm synthesizes an area-optimized processor core with a new assembly code. Firstly, we assume an initial processor core on which an input assembly code can run with the shortest execution time. Secondly we reduce a hardware unit added to a processor core one by one while the timing constraint is satisfied. At the same time, we update the assembly code so that it can run on the new processor configuration. By repeating this process, we finally obtain a processor core architecture with small area under the given timing constraint. We expect that vie can obtain a processor core which has appropriate SIMD functional units for running the input application program. The promising experimental results are also shown.

DOI
System Architecture based on Hardware/Software Codesign for Optimization of Video Encoders

The 2003 International Technical Conference on Circuits/Systems，Computers and Communications 2003年
A hardware/software partitioning algorithm for processor cores with packed SIMD-type instructions

戸川望, 太刀掛宏一, 宮岡祐一郎, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer SciencesVol. E86-A, No. 12 Vol. E86-A, No. 12 2003年
A retargetable simulator generator for DSP processor cores with packed SIMD-type instructions

戸川望, 笠原亨介, 宮岡祐一郎, Jinku Choi, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E86-A, No. 12 2003年
面積制約付きCAMプロセッサ合成手法

石川裕一朗, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術研究報告 VLD2003-89 2003年
面積制約を考慮したCAMプロセッサ向けハードウェア/ソフトウェア協調設計手法

石川裕一朗, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 IE2003-98 83 - 88 2003年
FPGAを用いたReconfigurable Adaptive FECの実装と評価

清水一範, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 Reconf2003-9 2003年
分岐距離による再送手法選択式マルチキャスト

山田泰弘, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 CQ2003-58 29 - 32 2003年
公共空間におけるハンドオフ時間短縮を考慮したBluetoothネットワークの手順に関する一検討

寺崎暁, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 CQ2003-58 25 - 28 2003年
動的再構成可能システムによるAdaptive FECの実装

清水一範, 戸川望, 柳澤政生, 大附辰夫

情報処理学会 DAシンポジウム 2003 25 - 30 2003年
システムLSI設計における定性的側面を考慮したハードウェア/ソフトウェア分割システム

小田雄一, 宮岡祐一郎, 戸川望, 橘昌良, 柳澤政生, 大附辰夫

情報処理学会 DAシンポジウム 2003 169 - 174 2003年
冗長記述を利用したVHDLへの透かし埋め込み手法

久保ゆきこ, 戸川望, 柳澤政生, 大附辰夫

情報処理学会 DAシンポジウム 2003 37 - 42 2003年
System Architecture based on Hardware/Software Codesign for Optimization of Video Encoders

崔鎮求, 戸川望, 柳澤政生, 大附辰夫

The 2003 International Technical Conference on Circuits/Systems，Computers and Communications 2003年
A Hardware/Software Cosynthesis System for Processor Cores with Content Addressable Memories

戸川望, 戸塚崇夫, 涌井達彦, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E86-A, No. 5 442 - 451 2003年
ネットワークスイッチング処理を対象としたCAMプロセッサ自動合成システム

田中英夫, 戸川望, 柳澤政生, 大附辰夫

回路とシステム(軽井沢)ワークショップ 435 - 440 2003年
不規則なデータパスを持つプロセッサのハードウェア/ソフトウェア協調合成手法

宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

回路とシステム(軽井沢)ワークショップ 441 - 446 2003年
An Instruction-Set Simulator Generator for SIMD Processor Cores

宮岡祐一郎, 戸川望, 笠原亨介, 崔鎮求, 柳澤政生, 大附辰夫

Proceedings of workshop SASIMI2003 160 - 167 2003年
閾値検索機能付きCAMプロセッサの最適化手法

戸塚崇夫, 宮岡祐一郎, 石川裕一朗, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2002-158 19 - 24 2003年
SIMD型プロセッサコア向けHW/SW分割におけるSIMD型演算最適化手法

太刀掛宏一, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2002-157 13 - 18 2003年
高位合成システムにおけるスレッド分割を用いた低消費電力化手法

内田純平, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2002-156 7 - 12 2003年
ハードウェアIPの応答時間を考慮したプロセッサコアのハードウェア/ソフトウェア分割手法

田川博規, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2002-136 37 - 42 2003年
ハードウェアIPの応答時間を考慮したプロセッサコア合成システム

小原俊逸, 田川博規, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2002-135 31 - 36 2003年
MPEG-4コアプロファイル符号化向けDSP

石本剛, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2002-134 25 - 30 2003年
A hardware/software partitioning algorithm for SIMD processor cores

K. Tachikake, N. Togawa, Y. Miyaoka, Jinku Choi, M. Yanagisawa, T. Ohtsuki

Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC 2003- 135 - 140 2003年

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This paper proposes a new hardware/software partitioning algorithm for processor cores with SIMD instructions. Given a compiled assembly code including SIMD instructions, a timing constraint of execution time, and available hardware units, the proposed algorithm synthesizes an area-optimized processor core with a new assembly code. Firstly, we assume an initial processor core on which an input assembly code can run with the shortest execution time. Secondly we reduce a hardware unit added to a processor core one by one while the timing constraint is satisfied. At the same time, we update the assembly code so that it can run on the new processor configuration. By repeating this process, we finally obtain a processor core architecture with small area under the given timing constraint. We expect that vie can obtain a processor core which has appropriate SIMD functional units for running the input application program. The promising experimental results are also shown.

DOI
System Architecture based on Hardware/Software Codesign for Optimization of Video Encoders

The 2003 International Technical Conference on Circuits/Systems，Computers and Communications 2003年
A Hardware/Software Cosynthesis System for Processor Cores with Content Addressable Memories

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E86-A, No. 5 1082 - 1092 2003年
An Instruction-Set Simulator Generator for SIMD Processor Cores

Proceedings of workshop SASIMI2003 160 - 167 2003年
A hardware/software partitioning algorithm for SIMD processor cores

K. Tachikake, N. Togawa, Y. Miyaoka, Jinku Choi, M. Yanagisawa, T. Ohtsuki

Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC 2003- 135 - 140 2003年

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This paper proposes a new hardware/software partitioning algorithm for processor cores with SIMD instructions. Given a compiled assembly code including SIMD instructions, a timing constraint of execution time, and available hardware units, the proposed algorithm synthesizes an area-optimized processor core with a new assembly code. Firstly, we assume an initial processor core on which an input assembly code can run with the shortest execution time. Secondly we reduce a hardware unit added to a processor core one by one while the timing constraint is satisfied. At the same time, we update the assembly code so that it can run on the new processor configuration. By repeating this process, we finally obtain a processor core architecture with small area under the given timing constraint. We expect that vie can obtain a processor core which has appropriate SIMD functional units for running the input application program. The promising experimental results are also shown.

DOI
System Architecture based on Hardware/Software Codesign for Optimization of Video Encoders

The 2003 International Technical Conference on Circuits/Systems，Computers and Communications 2003年
An algorithm of hardware unit generation for processor core synthesis with packed SIMD type instructions

2002 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2002) 2603 - 2611 2002年
A High-Level Energy-Optimizing Algorithm for System VLSIs Based on Area/Time/Power Estimation

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 12 2655 - 2666 2002年
An Algorithm and a Flexible Architecture for Fast Block-Matching Motion Estimation

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 12 2603 - 2611 2002年
A Software/Hardware Codesign for MPEG Encoder

FIT(Forum on Information Technology)2002 2002年
System-level Function and Architecture Codesign for Optimization of MPEG Encoder

ITC-CSCC'02 2002年
High-Level Area/Delay/Power Estimation for Low Power System VLSIs with Gated Clocks

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 4 827 - 834 2002年
An algorithm of hardware unit generation for processor core synthesis with packed SIMD type instructions

宮岡祐一郎崔鎮求, 戸川望, 柳澤政生, 大附辰夫

2002 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2002) 2603 - 2611 2002年
A High-Level Energy-Optimizing Algorithm for System VLSIs Based on Area/Time/Power Estimation

野田真一, 戸川望, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 12 2655 - 2666 2002年
An Algorithm and a Flexible Architecture for Fast Block-Matching Motion Estimation

崔鎮求, 戸川望, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 12 2603 - 2611 2002年
閾値検索機能を持つCAMプロセッサの自動合成システム

戸塚崇夫, 石川裕一朗, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2002-113 197 - 192 2002年
動的再構成可能システムによるプロトコルブースタの実装

清水一範, 陳暁梅, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2002-103 127 - 132 2002年
ストリーミングを主目的としたアクセスネットワークでの最大許容遅延を考慮した制御方式

柳澤政生, 佐藤隆之, 戸川望, 大附辰夫

電子情報通信学会技術報告，MoMuC 2-Jul 13 - 18 2002年
仮想IP類推機構を有する動画像処理向けシステムVLSIのためのハードウェア/ソフトウェア分割システム

小田雄一, 磯田新平, 戸川望, 橘昌良, 柳澤政生, 大附辰夫

情報処理学会 DAシンポジウム 2002 173 - 178 2002年
Packed SIMD 型命令を持つプロセッサを対象としたハードウェア/ソフトウェア協調合成システムのための並列化コンパイル手法

鈴木伸治, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2002-78 79 - 84 2002年
Packed SIMD型命令セットを持った画像処理プロセッサのためのハードウェア/ソフトウェア分割手法

太刀掛宏一, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2002-53 85 - 90 2002年
A Software/Hardware Codesign for MPEG Encoder

崔鎮求, 戸川望, 柳澤政生, 大附辰夫

FIT(Forum on Information Technology)2002 2002年
System-level Function and Architecture Codesign for Optimization of MPEG Encoder

崔鎮求, 戸川望, 柳澤政生, 大附辰夫

ITC-CSCC'02 2002年
モバイル環境における一対多通信－シミュレーションによるFTPとSRMの比較－

佐藤隆之, 柳生健吾, 戸川望, 大附辰夫

電子情報通信学会技術報告，MoMuC 2-Jun 33 - 38 2002年
ディジタル信号処理向けプロセッサのためのシミュレータ生成手法

笠原亨介, 戸川望, 柳澤政生, 大附辰夫

情報処理学会論文誌 vol.43 No.5 1202 - 1213 2002年
Packed SIMD型命令を持つプロセッサを対象としたハードウェア/ソフトウェア協調合成システムのためのハードウェアユニット生成手法

宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

情報処理学会論文誌 vol.43 No.5 ( 5 ) 1191 - 1201 2002年

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本稿では，Packed SIMD型命令を持つプロセッサを対象としたハードウェア/ソフトウェア協調合成システムのためのハードウェアユニット生成手法を提案する．ハードウェアユニットを複数の部分機能を実現するハードウェアの組合せで構成することにより，与えられた命令集合を実行できるハードウェアユニットの構成を，高速に複数列挙し，ハードウェアユニットの面積と遅延を見積もることができ，Packed SIMD型命令を持つプロセッサコアを協調合成システムにより得ることができるようになる．計算機実験により本手法の有効性を評価した．This paper proposes a hardware unit generation algorithm for ahardware/software cosynthesis system of digital signal processors withpacked SIMD type instructions. Given a set of instructions, the proposedalgorithm extracts a set of subfunctions to be required by the hardwareunit and generates more than one architecture candidates for hardwareunits. The algorithm also outputs the estimated area and delay of eachof the generated hardware units. The execution time of the proposedalgorithm is very short and thus it can be easily incorporated into theprocessor core synthesis system. Experimental results demonstrateeffectiveness and efficiency of the alogorithm.

CiNii
DSPプロセッサコアのハードウェア/ソフトウェア協調合成システムのための演算語長縮小化手法

田川博規, 嶋下和宏, 戸川望, 柳澤政生, 大附辰夫

回路とシステム軽井沢ワークショップ 429 - 434 2002年
High-Level Area/Delay/Power Estimation for Low Power System VLSIs with Gated Clocks

野田真一, 戸川望, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 4 827 - 834 2002年
制御処理ハードウェア高位合成のためのコントロールデータフローグラフ変形手法

石井哲雄, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2001-165 41 - 48 2002年
IP再利用を考慮した動画像処理システムVLSI向けハードウェア/ソフトウェア分割設計支援システム

磯田新平, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2001-164 33 - 40 2002年
Packed SIMD 型演算器を持つディジタル信号処理プロセッサのためのリターゲッタブルシミュレータ生成手法

笠原亨介, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2001-162 24 - 17 2002年
ロジック入力用レベルシフトコンパレーター設計考察

宮崎英敏, 戸川望, 柳澤政生, 大附辰夫, 茨木栄武, 新谷悟

電子回路研究会，ETC-02-16 13 - 17 2002年
システムVLSIのための高位面積/遅延/消費電力見積もりに基づく低消費電力指向高位合成手法

野田真一, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2001-144 93 - 100 2002年
An algorithm of hardware unit generation for processor core synthesis with packed SIMD type instructions

2002 IEEE Asia-Pacific Conference on Circuits and Systems (APCCAS'2002) 2603 - 2611 2002年
A High-Level Energy-Optimizing Algorithm for System VLSIs Based on Area/Time/Power Estimation

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 12 2655 - 2666 2002年
An Algorithm and a Flexible Architecture for Fast Block-Matching Motion Estimation

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 12 2603 - 2611 2002年
A Software/Hardware Codesign for MPEG Encoder

FIT(Forum on Information Technology)2002 2002年
System-level Function and Architecture Codesign for Optimization of MPEG Encoder

ITC-CSCC'02 2002年
High-Level Area/Delay/Power Estimation for Low Power System VLSIs with Gated Clocks

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E85-A, No. 4 827 - 834 2002年
Area/Delay Estimation for Digital Signal Processor Cores

Proc.ASP-DAC 2001（IEEE） 156 - 161 2001年
A New Hardware/Software Partitioning Algorithm for DSP Processor Cores with Two Types of Register Files

IEICE Trans. on Fundamentals of Electronics Communications and Computer SciencesVol. E84-A, No. 11 Vol. E84-A, No. 11 2001年
Area and Delay Estimation in Hardware/Software Cosynthesis for Digital Signal Processor Cores

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E84-A, No. 11 2001年
A Hardware/Software Cosynthesis System for CAM Processors

SASIMI200１ 2001年
Implementation of Motion Estimation IP Core for MPEG Encoder

ITC-CSCC 2001 2001年
An Area/Time Optimizing Algorithm in High-Level Synthesis of Control-Based Hardwares

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E84-A, No. 5 1166 - 1176 2001年
メモリとのインターフェース仕様を考慮した演算語長縮小に基づくプロセッサコアのハードウェア/ソフトウェア協調合成システム

嶋下和宏, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2001-110 ( 476 ) 127 - 132 2001年

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演算語長をnビットからn/2ビットに縮小することでプロセッサの面積削減を図る.一般的に, このときnビットの結果を得るには少なくとも2回の演算命令を実行しなければならない.しかし, ここでアプリケーションプログラムの内部変数のデータ長がn/2ビットのみであると仮定する.このとき, 演算命令を一度実行するだけで結果を得られる.我々の提案しているハードウェア/ソフトウェア協調合成システムでは, これまで, アプリケーションプログラムのデータ長はプロセッサコアの演算語長と等しいことを前提としていた.本稿では, 演算語長を縮小する手法を提案する.この手法は, 内部変数の演算精度に応じて各nビットの演算命令を1つ, もしくは2以上のn/2ビットの演算命令に繰り返し置き換える.

CiNii
A New Hardware/Software Partitioning Algorithm for DSP Processor Cores with Two Types of Register Files

戸川望, 桜井崇志, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer SciencesVol. E84-A, No. 11 Vol. E84-A, No. 11 2001年
Area and Delay Estimation in Hardware/Software Cosynthesis for Digital Signal Processor Cores

戸川望, 片岡義治, 宮岡祐一郎, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E84-A, No. 11 2001年
A Hardware/Software Cosynthesis System for CAM Processors

戸川望, 涌井達彦, 柳澤政生, 大附辰夫

SASIMI200１ 2001年
Packed SIMD型命令を持つプロセッサを対象としたハードウェア／ソフトウェア協調合成システムのためのハードウェアユニット生成手法

宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

情報処理学会 DAシンポジウム 2001 223 - 228 2001年
ディジタル信号処理向けプロセッサのためのシミュレータ生成手法

笠原亨介, 戸川望, 柳澤政生, 大附辰夫

情報処理学会 DAシンポジウム 2001 137 - 142 2001年
Implementation of Motion Estimation IP Core for MPEG Encoder

崔鎮求, 戸川望, 柳澤政生, 大附辰夫

ITC-CSCC 2001 2001年
An Area/Time Optimizing Algorithm in High-Level Synthesis of Control-Based Hardwares

戸川望, 家長真行, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E84-A, No. 5 1166 - 1176 2001年
ディジタル信号処理向けプロセッサコアのPacked SIMD型ハードウェアユニット生成手法

宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2001-2 7 - 13 2001年
Gated Clockによる低消費電力化システムVLSIの高位面積／遅延／消費電力見積り

野田真一, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会第14回回路とシステム(軽井沢)ワークショップ 591 - 596 2001年
ソフトIPのための保護アルゴリズム

堀川哲郎, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会第14回回路とシステム(軽井沢)ワークショップ 411 - 416 2001年
システムLSIを対象としたハードウェア／ソフトウェア分割システム

小田龍之介, 磯田新平, 戸川望, 橘昌良, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2000-140 37 - 42 2001年
画像処理を対象としたPacked SIMD型命令セットを持つプロセッサのハードウェア／ソフトウェア協調合成システムにおける並列化Cコンパイラ

野々垣直浩, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2000-139 ( 646 ) 31 - 36 2001年

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画像処理アプリケーションの性能向上を目的として多くの汎用およびディジタル信号処理向けプロセッサで拡張命令セットが提供されている。主にこの機能拡張はPacked SIMD型の命令の追加によるものである。Packed SIMD型命令を用いることで,アプリケーションのデータ並列性を活用することができる。Packed SIMD型命令は多くの種類が存在するが,アプリケーションは限られた命令しか使用しない。そこでプロセッサをアプリケーションスペシフィック合成をすることで,実行時間制約を満足するプロセッサの面積を大きく削減することができる。本稿では,Packed SIMD型命令セットをもつプロセッサのハードウェア/ソフトウェア協調合成システムとそのコンパイラのレジスタ内SIMD並列化アルゴリズムを提案する。C言語によるアプリケーション記述とアプリケーションデータを入力とし,プロセッサのハードウェア記述,プロセッサ上で動作するオブジェクトコードおよびソフトウェア環境を出力とする。並列化コンパイラはプロセッサコアに付加可能な全てのハードウェアを付加したプロセッサ上で動作するオブジェクトコードを生成する。コンパイラは命令レベル並列性,レジスタ内SIMD並列性を抽出し,実行時間の最小化を目指す。計算機実験によって本コンパイラを評価した結果を報告する。

CiNii
制御処理ハードウェアの高位合成システムのための面積／遅延見積もり手法

余田貴幸, 戸川望, 柳澤政生, 大附辰夫

情報処理学会研究報告 2001-SLDM-100-4,pp.25-32 25 - 32 2001年
RC等価回路に基づくクロストーク低減配線手法

曽根原理仁, 戸川望, 柳澤政生, 大附辰夫

情報処理学会研究報告 2001-SLDM-100-3,pp.17-24 17 - 24 2001年
発見的算法と分枝限定法を用いた時間的予測に基づくリソースバイディング

中村洋, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2000-119 17 - 24 2001年
FPGAを用いた動的再構成可能システムを対象とするスケジューリング手法

石飛貴志, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2000-115 33 - 40 2001年
パラメータ付けされた動的再構成可能システムとその応用

香西伸治, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2000-114 25 - 32 2001年
Area/delay estimation for digital signal processor cores

Y. Miyaoka, Y. Kataoka, N. Togawa, M. Yanagisawa, T. Ohtsuki

Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC 2001- 156 - 161 2001年

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Hardware/software partitioning is one of the key processes in a hardware/software cosynthesis system for digital signal processor cores. In hardware/software partitioning, area and delay estimation of a processor core plays an important role since the hardware/software partitioning process must determine which part of a processor core should be realized by hardware units and which part should be realized by a sequence of instructions based on execution time of an input application program and area of a synthesized processor core. This paper proposes area and delay estimation equations for digital signal processor cores. For area estimation, we show that total area for a processor core can be derived from the sum of area for a processor kernel and area for additional hardware units. Area for a processor kernel can be mainly obtained by minimum area for a processor kernel and overheads for adding hardware units and registers. Area for a hardware unit can be mainly obtained by its type and operation bit width. For delay estimation, we show that critical path delay for a processor core can be derived from the delay of a hardware unit which is on the critical path in the processor core. Experimental results demonstrate that errors of area estimation are less than 2% and errors of delay estimation are less than 2ns when comparing estimated area and delay with logic-synthesized area and delay.

DOI
Area/Delay Estimation for Digital Signal Processor Cores

Proc.ASP-DAC 2001（IEEE） 156 - 161 2001年
A New Hardware/Software Partitioning Algorithm for DSP Processor Cores with Two Types of Register Files

IEICE Trans. on Fundamentals of Electronics Communications and Computer SciencesVol. E84-A, No. 11 Vol. E84-A, No. 11 2001年
Area and Delay Estimation in Hardware/Software Cosynthesis for Digital Signal Processor Cores

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E84-A, No. 11 2001年
A Hardware/Software Cosynthesis System for CAM Processors

SASIMI200１ 2001年
Implementation of Motion Estimation IP Core for MPEG Encoder

ITC-CSCC 2001 2001年
An Area/Time Optimizing Algorithm in High-Level Synthesis of Control-Based Hardwares

Nozomu Togawa, Masayuki Ienaga, Masao Yanagisawa, Tatsuo Ohsuki

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences Vol. E84-A, No. 5 ( 5 ) 1166 - 1176 2001年

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This paper proposes an area/time optimizing algorithm in a high-level synthesis system for control-based hardwares. Given a call graph whose node corresponds to a control flow of an application program, the algorithm generates a set of state-transition graphs which represents the input call graph under area and timing constraint. In the algorithm, first state-transition graphs which satisfy only timing constraint are generated and second they are transformed so that they can satisfy area constraint. Since the algorithm is directly applied to control-flow graphs, it can deal with control flows such as bitwise processes and conditional branches. Further, the algorithm synthesizes more than one hardware architecture candidates from a single call graph for an application program. Designers of an application program can select several good hardware architectures among candidates depending on multiple design criteria. Experimental results for several control-based hardwares demonstrate effectiveness and efficiency of the algorithm.
CAM processor synthesis based on behavioral descriptions

N Togawa, T Wakui, T Yoden, M Terajima, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E83A ( 12 ) 2464 - 2473 2000年12月

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CAM (Content Addressable Memory) units are generally designed so that thc) carl be applied to variety of application programs. However, if a particular application runs on CAM units, some functions in CAM units may be often used and other functions may never be used. We consider that appropriate design for CAM units is required depending on the requirements for a given application program. This paper proposes a CAM processor synthesis system based on behavioral descriptions. The input of the system is an application programs written in C including CAM functions, and its output is hardware descriptions of a synthesized processor and a binary code executed on it. Since the system determines functions in CAM units and synthesizes a CAM processor depending on the requirements of an application program, we expect that a synthesized CAM processor can execute the application program with small processor area and delay. Experimental results demonstrate its efficiency and effectiveness.
A high performance embedded wavelet video coder

TR Zhao, M Yanagisawa, T Ohtsuki

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E83A ( 6 ) 979 - 986 2000年06月

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This paper describes a highly performance scalable video coder. Wavelet transform is employed to decompose the video frame into different resolutions. Novel features of this coder are 1) a highly efficient multi-resolution motion estimation that requires minimum compuation and overhead motion information is embedded in this scheme; 2) the wavelet coefficients are organized in an extended zero tree (EZT) which is much more efficient than the simple zerotree. We show with experimental results that this video coder achieves good performances both in processing time and compression ratio when applied to typical test video sequences.
A hardware/Software Partitioning Algorithm for Digital Signal Processor Cores with Two Types of Register Files

Proc. APCCAS 2000（IEEE） 544 - 547 2000年
A Behavioral Synthesis System for Processors with Content Addressable Memories

Proc.SASIMI2000 56 - 63 2000年
A hardware/software cosynthesis system for digital signal processor cores with two types of register files,

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E83-A/3 442 - 451 2000年
A hardware/Software Partitioning Algorithm for Digital Signal Processor Cores with Two Types of Register Files

戸川望, 桜井崇志, 柳澤政生, 大附辰夫

Proc.APCCAS2000 pp.544-547 544 - 547 2000年
CAM Processor Synthesis Based on Behavioral Descriptions

戸川望, 涌井達彦, 余傅達彦, 寺島信, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences. E83-A/12 2464 - 2473 2000年
CAMプロセッサを対象とするハードウェア／ソフトウェア協調合成システム

涌井達彦, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2000-84 89 - 94 2000年
機能メモリを使用したプロセッサの面積／遅延見積もり手法

余傅達彦, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD2000-83 83 - 88 2000年
制御処理ハードウェアの高位合成システムのための面積／時間最適化アルゴリズム

家長真行, 戸川望, 柳澤政生, 大附辰夫

情報処理学会DAシンポジウム2000 27 - 32 2000年
A High Performance Embedded Wavelet Video Coder

趙庭榮, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences. vol.E83-A ( 6 ) 979 - 986 2000年
A Behavioral Synthesis System for Processors with Content Addressable Memories

涌井達彦, 余傅達彦, 寺島信, 戸川望, 柳澤政生, 大附辰夫

Proc.SASIMI2000 56 - 63 2000年
システムVLSIの動作合成におけるレイアウト面積・遅延見積もり手法

諏訪勝, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会第13回回路とシステム（軽井沢）ワークショップ 125 - 130 2000年
歩行者を対象とした地図データ配信システムにおける専用プロセッサの設計と評価

伊澤義貴, 濱未希子, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD99-267 15 - 22 2000年
FPGAを用いた動的再構成可能システムと暗号化アルゴリズムへの応用

羽切崇, 戸川望, 柳澤政生, 大附辰夫

電子情報通信学会技術報告 VLD99-266 7 - 14 2000年
A hardware/software cosynthesis system for digital signal processor cores with two types of register files,

戸川望, 柳澤政生, 大附辰夫

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E83-A/3 442 - 451 2000年
An area/time optimizing algorithm in high-level synthesis for control-based hardwares

Nozomu Togawa, Masayuki Ienaga, Masao Yanagisawa, Tatsuo Ohtsuki

Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC 309 - 312 2000年

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This paper proposes an area/time optimizing algorithm in high-level synthesis for control-based hardwares. Given a call graph whose node corresponds to a control flow of an application program, the algorithm generates a set of state-transition graphs which represents the input call graph under area and timing constraint. In the algorithm, first state-transition graphs which satisfy only timing constraint are generated and second they are transformed so that they can satisfy area constraint. Since the algorithm is directly applied to control-flow graphs, it can deal with control flows such as bit-wise processes and conditional branches. Further, the algorithm synthesizes more than one hardware architecture candidates from a single call graph for an application program. Designers of an application program can select several good hardware architectures among candidates depending on multiple design criteria. Experimental results for several control-based hardwares demonstrate effectiveness and efficiency of the algorithm. © 2000 IEEE.

DOI
A hardware/Software Partitioning Algorithm for Digital Signal Processor Cores with Two Types of Register Files

Proc. APCCAS 2000（IEEE） 544 - 547 2000年
A Behavioral Synthesis System for Processors with Content Addressable Memories

Proc.SASIMI2000 56 - 63 2000年
CAM Processor Synthesis Based on Behavioral Descriptions

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences. E83-A/12 2464 - 2473 2000年
A High Performance Embedded Wavelet Video Coder

IEICE Trans. on Fundamentals of Electronics Communications and Computer Sciences. vol.E83-A ( 6 ) 979 - 986 2000年
A hardware/software cosynthesis system for digital signal processor cores with two types of register files,

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E83-A/3 442 - 451 2000年
Fast motion estimation scheme for video coding using feature vector matching and motion vector's correlations

TR Zhao, M Yanagisawa, T Ohtsuki

JOURNAL OF CIRCUITS SYSTEMS AND COMPUTERS 9 ( 1-2 ) 67 - 82 1999年02月

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In this paper, we propose a fast block motion estimation scheme by exploiting the correlations of motion vectors (MV) existing in spatially- and temporally-adjacent as well as hierarchically-related blocks. The basic idea is to use the information obtained from the corresponding block at a coarser resolution level and spatio-temporal neighboring blocks at the same level in order to select a good set of initial MV candidates and then perform further local search to find the best matching MV. In order to further reduce computational complexity, the sign pattern vector (SPV) is defined and used for block matching, as opposed to the pixel intensity values used in the conventional block matching methods. By using the SPV definition, a data block can be presented by a mean and a set of binary sign patterns with a much reduced data set. The block matching motion estimation is then divided into mean matching and binary phase matching. The proposed technique enables a significant reduction in computational complexity compared with the conventional block matching motion estimation (ME) because binary phase matching only involves Boolean logic operations. This scheme also significantly reduces the data transfer time between the frame buffer and motion estimator. Our test results indicate that the performance of the proposed scheme is comparable with the full-search block matching under the same search ranges, however, the proposed scheme has a speed-up factor ranging from 250 to 370 in comparison with full search.

DOI CiNii
A simultaneous placement and global routing algorithm for FPGAS with power optimization

N Togawa, K Ukai, M Yanagisawa, T Ohtsuki

JOURNAL OF CIRCUITS SYSTEMS AND COMPUTERS 9 ( 1-2 ) 99 - 112 1999年02月

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This paper proposes a simultaneous placement and global routing algorithm for FPGAs with power optimization. The algorithm is based on hierarchical bipartitioning of layout regions and sets of logic-blocks. When bipartitioning a layout region, pseudo-blocks are introduced to preserve connections if there exist connections between bipartitioned logic-block sets. A global route is represented by a sequence of pseudo-blocks. Since pseudo-blocks and logic-blocks can be dealt with equally, placement and global routing are processed simultaneously. The algorithm gives weights to nets with high switching probabilities and attempts to assign the blocks connected by weighted nets to the same region. Thus their length is shortened and the power consumption of a whole circuit can be reduced. The experimental results demonstrate the effectiveness and efficiency of the algorithm.

DOI
A hardware/software cosynthesis system for digital signal processor cores

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E82-A/11 2325 - 2337 1999年
A simultaneous placement and routing algorithm for FPGAs with power optimization

TOGAWA N, UKAI K, YANAGISAWA M, OHTSUKI T

Journal of Circuits, Systems and Computers 9 ( 1/2 ) 99 - 112 1999年

DOI CiNii
A depth-constrained technology mapping algorithm for logic-blocks composed of tree-structured LUTs

TOGAWA Nozomu, ARA Koji, YANAGISAWA Masao, OHTSUKI Tatsuo

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E82-A/3 ( 3 ) 473 - 482 1999年

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This paper proposes a fast depth-constrained technology mapping algorithm for logic-blocks composed of tree-structured lookup tables. First, we propose a technology mapping algorithm which minimizes the number of logic-blocks if an input Boolean network is a tree. Second, we propose a technology mapping algorithm which minimizes logic depth for any input Boolean network. Finally, we combine those two technology mapping algorithms and propose an algorithm which realizes technology mapping whose depth is bounded by a given upper bound d_c. Experimental results demonstrate the effectiveness and efficiency of the proposed algorithm.

CiNii
２種類のレジスタファイルを持つディジタル信号処理向けプロセッサのハードウェア/ソフトウェア分割手法

電子情報通信学会技術報告 VLD99-76 1999年
ディジタル信号処理向けプロセッサコアの面積/遅延見積り手法

電子情報通信学会技術報告 VLD99-75 1999年
A hardware/software cosynthesis system for digital signal processor cores

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E82-A; 11, pp.2325-2337 2325 - 2337 1999年
制御処理ハードウェアの高位合成システムのための面積/時間最適化アルゴリム

電子情報通信学会技術報告 VLD99-66 1999年
制御処理を主体としたハードウェア記述生成手法

情報処理学会DAシンポジウム'99論文集 1999年
制御処理を主体としたハードウェアを対象とする高位合成システムとその適用

情報処理学会DAシンポジウム'99論文集 1999年
２種類のレジスタファイルを持ったディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システム

電子情報通信学会第12回回路とシステム軽井沢ワークショップ論文集 1999年
分枝限定法に基づく最適解を保証するリソースバインディング手法

情報処理学会論文誌 40; 4, pp.1565-1577 1565 - 1577 1999年
ＦＰＧＡを用いた動的再構成可能システムとその応用

電子情報通信学会ＶＬＳＩ設計技術研究会 98;143 17 - 24 1999年
A Depth-Constrained Technology Mapping Algorithm for Logic-Blocks Composed of Tree-Structured LUTs

TOGAWA Nozomu, ARA Koji, YANAGISAWA Masao, OHTSUKI Tatsuo

IEICE Trans. on Fundamentals E82-A;3,pp.473-482 ( 3 ) 473 - 482 1999年

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This paper proposes a fast depth-constrained technology mapping algorithm for logic-blocks composed of tree-structured lookup tables. First, we propose a technology mapping algorithm which minimizes the number of logic-blocks if an input Boolean network is a tree. Second, we propose a technology mapping algorithm which minimizes logic depth for any input Boolean network. Finally, we combine those two technology mapping algorithms and propose an algorithm which realizes technology mapping whose depth is bounded by a given upper bound d_c. Experimental results demonstrate the effectiveness and efficiency of the proposed algorithm.

CiNii
２種類のレジスタファイルを持ったディジタル信号処理向けプロセッサのハードウェア／ソフトウェア協調合成システムとその並列化コンパイラ

電子情報通信学会フォールトトレラントシステム研究会 98;132 71 - 78 1999年
A Hardware/Software Partitioning Algorithm for Processor Cores of Digital Signal Processing

Proc. ASP-DAC'99 335 - 338 1999年
A hardware/software cosynthesis system for digital signal processor cores

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E82-A/11 2325 - 2337 1999年
A simultaneous placement and routing algorithm for FPGAs with power optimization

Journal of Circuits, Systems and Computers 9 ( 1/2 ) 99 - 112 1999年

DOI CiNii
A Depth-Constrained Technology Mapping Algorithm for Logic-Blocks Composed of Tree-Structured LUTs

TOGAWA Nozomu, ARA Koji, YANAGISAWA Masao, OHTSUKI Tatsuo

IEICE transactions on fundamentals of electronics, communications and computer sciences E82-A/3 ( 3 ) 473 - 482 1999年

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This paper proposes a fast depth-constrained technology mapping algorithm for logic-blocks composed of tree-structured lookup tables. First, we propose a technology mapping algorithm which minimizes the number of logic-blocks if an input Boolean network is a tree. Second, we propose a technology mapping algorithm which minimizes logic depth for any input Boolean network. Finally, we combine those two technology mapping algorithms and propose an algorithm which realizes technology mapping whose depth is bounded by a given upper bound d_c. Experimental results demonstrate the effectiveness and efficiency of the proposed algorithm.

CiNii
A high-level synthesis system for digital signal Processing based on data-flow graph enumeration

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E81-A/12 2563 - 2575 1998年
Maple-opt : A Performance-Oriented Simultaneous Technology Mapping, Placement, and Global Routing Algorithm for FPGA's

TOGAWA N, YANAGISAWA M, OHTSUKI T

IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems 17 ( 9 ) 803 - 818 1998年

DOI CiNii
A Fast Scheduling Algorithm Based on Gradual Time-Frame Reduction for Datapath Synthesis

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences E81-A/6 1231 - 1240 1998年
An FPGA Layout Reconfiguration Algorithm Based on Global Routes for Engineering Changes in System Design Spectifications

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences E81-A/5 873 - 884 1998年
ＦＰＧＡのマクロブロックを対象とした配置概略配線同時処理手法

電子情報通信学会ＶＬＳＩ設計技術研究会 98;115 123 - 130 1998年
A High-Level Synthesis System for Digital Signal Processing Based on Data-Flow Graph Enumeration

IEICE Trans. on Fundamentals E81-A;12,pp.2563-2575 2563 - 2575 1998年
A Fast Motion-Compensation Scheme for Video Coding Using Feature Vector Matching

Proc. APCCAS'98 635 - 638 1998年
A Simultaneous Placement and Global Routing Algorithm for FPGAs with Power Optimization

Proc. APCCAS'98 125 - 128 1998年
機能メモリを使用したプロセッサを対象とするハードウェア／ソフトウェア協調合成システム

電子情報通信学会コンピュータシステム研究会 98;85 31 - 38 1998年
Maple-opt: A Performance-Oriented Simultaneous Technology Mapping,Placement, and Global Routing Algorithm for FPGA's

TOGAWA N, YANAGISAWA M, OHTSUKI T

IEEE Trans. on CAD of IC and Systems 17 ( 9 ) 803 - 818 1998年

DOI CiNii
最適解を保証するリソースバインディング手法

情報処理学会DAシンポジウム'98論文集 245 - 250 1998年
A Fast Scheduling Algorithm Based on Gradual Time-Frame Reduction for Datapath Synthesis

IEICE Trans. on Fundamentals E81-A;6 1231 - 1241 1998年
分布定数回路の遅延感度解析に基づくクロック配線最適化手法

情報処理学会設計自動化研究会 88;4 21 - 28 1998年
An FPGA Layout Reconfiguration Algorithm Based on Global Routes for Engineering Changes in System Design Specifications

IEICE Trans. on Fundamentals E81-A;5 873 - 884 1998年
ツリー状に接続されたＬＵＴを対象とした深さ制約付きテクノロジーマッピング手法

電子情報通信学会回路とシステム（軽井沢）ワークショップ論文集 343 - 348 1998年
パイプラインプロセッサのハードウェア記述自動生成手法

電子情報通信学会VLSI設計技術研究会 97;117 33 - 40 1998年
ディジタル信号処理向けプロセッサの自動合成システムにおける並列化コンパイラ

電子情報通信学会VLSI設計技術研究会 97;116 25 - 32 1998年
ディジタル信号処理向けプロセッサのハードウェア／ソフトウェア協調合成システム

電子情報通信学会VLSI設計技術研究会 97;115 17 - 24 1998年
An Incremental Placement and Global Routing Algorithm for Field-Programmable Gate Arrays

Proc. ASP-DAC'98 519 - 526 1998年
A High-Level Synthesis System for Digital Signal Processing Based on Enumerating Data-Flow Graphs

Proc. ASP-DAC'98 265 - 274 1998年
A high-level synthesis system for digital signal Processing based on data-flow graph enumeration

Nozomu Togawa, Takafumi Hisakl, Masao Yanagisawa, Tatsuo Ohtsuku

IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E81-A/12 ( 12 ) 2563 - 2575 1998年

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This paper proposes a high-level synthesis system for datapath design of digital signal processing hardwares. The system consists of four phases: (1) DFG (data-flow graph) generation, (2) scheduling, (3) resource binding, and (4) HDL (hardware description language) generation. In (1), the system does not generate only one best DFG representing a given behavioral description of a hardware, but more than one good DFGs representing it. In (2) and (3), several synthesis tools can be incorporated into the system depending on the required objectives. Thus we can obtain more than one datapath candidates for a behavioral description with their area and performance evaluation. In (4), the best datapath design is selected among those candidates and its hardware description is generated. The experimental results for applying the system to several benchmarks show the effectiveness and efficiency.
Mapleopt : A performance-oriented simultaneous technology mapping, placement, and global routing algorithm for FPGA's

TOGAWA N.

IEEE Trans.Comput.-Aided Des. 17 ( 9 ) 803 - 818 1998年

DOI CiNii
A Fast Scheduling Algorithm Based on Gradual Time-Frame Reduction for Datapath Synthesis

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences E81-A/6 1231 - 1240 1998年
An FPGA Layout Reconfiguration Algorithm Based on Global Routes for Engineering Changes in System Design Spectifications

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences E81-A/5 873 - 884 1998年
Fast scheduling and allocation algorithms for entropy CODEC

K Suzuki, N Togawa, M Sato, T Ohtsuki

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS E80D ( 10 ) 982 - 992 1997年10月

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Entropy coding/decoding are implemented on FPGAs as a fast and flexible system in which high-level synthesis technologies are key issues. In this paper, we propose scheduling and allocation algorithms for behavioral descriptions of entropy CODEC. The scheduling algorithm employs a control-flow graph as input and finds a solution with minimal hardware cost and execution time by merging nodes in the control-flow graph. The allocation algorithm assigns operations to operators with various bit lengths. As a result, register-transfer level descriptions are efficiently obtained from behavioral descriptions of entropy CODEC with complicated control flow and variable bit lengths. Experimental results demonstrate that our algorithms synthesize the same circuits as manually designed within one second.
IEICE Trans. on Information and Systems

1997年
A Performance-Oriented Simultaneous Placement and Global Routing Algorithm for Transport-Processing FPGAs

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences Fast Scheduling and Allocation Algorithms for Entropy CODEC E-80A/10 1795 - 1806 1997年
A Circuit Partioning Algorithm with Path Delay Constraints for Multi-FPGA Systems

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences E-80A/3 494 - 505 1997年
A Circuit Partitioning Alglrithm with Replication Capability for Multi-FPGA Systems

IEICE Trans,on Fundementals of Eledtronics,Communications and Computer Sciences E78-A/13 1118 - 1123 1997年
ツリー構造を持つ論理ブロックを対象としたテクノロジマッピング手法

電子情報通信学会VLSI設計技術研究会 97;104 29 - 36 1997年
連想メモリを搭載したハードウェアエンジンによる故障回路並列故障シミュレーションの高速化手法

情報処理学会設計自動化研究会 97;103 81 - 88 1997年
A Performance-Oriented Simultaneous Placement and Global Routing Algorithm for Transport-Processing FPGAs

IEICE Trans. on Fundamentals E80-A;10 1795 - 1806 1997年
An Efficient Hierarchical Visual Pattern Block Truncation Coding Scheme

Proc. of IPSJ International Symp. on Information Systems and Technologies for Network Society 151 - 154 1997年
ディジタル信号処理を対象とした高位合成システムにおける高速なスケジューリングアルゴリズム

情報処理学会DAシンポジウム'97論文集 167 - 172 1997年
スケッチレイアウトシステムにおけるBGAパッケージ配線手法

柴田修一, 鵜飼薫, 戸川望, 佐藤政生, 大附辰夫

回路実装学会誌 12 ( 4 ) 241 - 246 1997年

DOI CiNii
FPGAを対象とした低消費電力指向配置・概略配線同時処理手法

電子情報通信学会VLSI設計技術研究会 97;42 191 - 198 1997年
システム設計仕様の部分的変更を実現する概略配線径路を考慮したFPGA向けレイアウト再構成手法

電子情報通信学会回路とシステム軽井沢ワークショップ論文集 187 - 192 1997年
スケッチレイアウトシステムにおけるBGAパッケージ配線手法

電子情報通信学会VLSI設計技術研究会 VLD96;106 1997年
接続コストの最小化を目的とした高速アロケーション手法

電子情報通信学会VLSI設計技術研究会 VLD96;96 1997年
A Circuit Partitioning Algorithm with Path Delay Constraints for Multi-FPGA Systems

電子情報通信学会英文論文誌 E80-A;3 1997年
A Simultaneous Placement and Global Routing Algorithm with Path Length Constraints for Transport-Processing FPGAs

Proc. of ASP-DAC'97 1997年
IEICE Trans. on Information and Systems

1997年
A Performance-Oriented Simultaneous Placement and Global Routing Algorithm for Transport-Processing FPGAs

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences Fast Scheduling and Allocation Algorithms for Entropy CODEC E-80A/10 1795 - 1806 1997年
A Circuit Partioning Algorithm with Path Delay Constraints for Multi-FPGA Systems

IEICE Trans on Fundamentals of Electronics, Communications and Computer Sciences E-80A/3 494 - 505 1997年
A Circuit Partitioning Alglrithm with Replication Capability for Multi-FPGA Systems

IEICE Trans,on Fundementals of Eledtronics,Communications and Computer Sciences E78-A/13 1118 - 1123 1997年
A Simultaneous Technology Mapping,Placement,and Global Routing Algorithm for FDGAs with Path Delay Constraints

IEICE Trans,on Fundementals of Eledtronics,Communications and Computer Sciences E79-A/3 321 - 329 1996年
Dharmaアーキテクチャに基づくFPGAチップの試作

マイクロエレクロトニクス研究開発機構第15回研究交流会 1996年
Simultaneous Placement and Global Routing for Transport-Processing FPGA Layout

電子情報通信学会英文論文誌 1996年
Scheduling and Allocation Algorithm for Entropy CODEC

Proc. of SASIMI'96 1996年
A Performance-Oriented Circuit Partitioning Algorithm with Logic-Block Replication for Multi-FPGA Systems

Proc. of APCCAS'96 1996年
入力パタン並列故障シミュレーションの高速化手法

電子情報通信学会VLSI設計技術研究会 VLD96;63 1996年
パス長制約を考慮した通信処理用FPGA向け配置・概略配線同時処理手法

電子情報通信学会VLSI設計技術研究会 VLD96;56 1996年
スケッチレイアウトシステムにおける配線可能性検証手法

回路実装学会誌 11;6 1996年

DOI
柔軟性の高いレイアウトシステムのためのデータ表現方式

回路実装学会誌 11;6 1996年

DOI
高位合成システムを用いた画像符号化アルゴリズムのハードウェア合成手法

情報処理学会DAシンポジウム'96論文集 1996年
データパス設計を対象とした高位合成システム

情報処理学会DAシンポジウム'96論文集 1996年
通信処理用FPGAを対象とした配置・概略配線同時処理手法

情報処理学会設計自動化研究会 DA96;51 1996年
プリント配線板を対象とした二層均等化スペーシング手法

情報処理学会設計自動化研究会 DA96;51 1996年
パス遅延制約を考慮したマルチFPGGA用回路分割手法

電子情報通信学会回路とシステム軽井沢ワークショップ論文集 1996年
イタレーション間データ依存制約を考慮したパイプライン化DSPスケジューリング手法

電子情報通信学会VLSI設計技術研究会 95-561 1996年
条件分岐構造を持つコントロールデータフローグラフの時間制約スケジューリング手法

電子情報通信学会VLSI設計技術研究会 95-561 1996年
A Simultaneous Technology Mapping, Placement, and Global Routing Algorithm for FPGAs with Path Delay Constraints

電子情報通信学会英文論文誌 E79-A;3 1996年
エントロピーCODECの高位合成手法

情報処理学会設計自動化研究会 96-16 1996年
A Simultaneous Technology Mapping,Placement,and Global Routing Algorithm for FDGAs with Path Delay Constraints

IEICE Trans,on Fundementals of Eledtronics,Communications and Computer Sciences E79-A/3 321 - 329 1996年
A Circuit Partitioning Alglrithm with Replication Capability for Multi-FPGA Systems

IEICE Trans,on Fundementals of Eledtronics,Communications and Computer Sciences E78-A/12 1765 - 1776 1995年
CAM-Based parallel Fault Simulation Algorithm with Minimal Storage Size

IEICE Trans,on Fundementals of Eledtronics,Communications and Computer Sciences E78-A/12 1755 - 1764 1995年
A CAM-Based Parallel Fault Simulation Algorithm with Minimal Storage Size

電子情報通信学会英文論文誌 E78-A;12 1995年
A Circuit Partitioning Algorithm with Replication Capability for Multi-FPGA Systems

電子情報通信学会英文論文誌 E78-A;12 1995年
パイプライン化DSPのデータパス・スケジューリング手法－動作記述からSFL記述の自動合成

第7回パルテノン研究会 1995年
リソースアロケーションを考慮したデータパス・スケジューリング手法

電子情報通信学会VLSI設計技術研究会 VLD95-97 1995年
動作記述からのデータフローグラフ生成手法

電子情報通信学会VLSI設計技術研究会 VLD95-96 1995年
Maple-opt: A Simultaneous Technology Mapping, Placement, and Global Routing Algorithm for FPGAs with Performance Optimization

Proc. ASP-DAC'95 1995年
A CAM Based Parallel Fault Simulation Algorithm with Minimal Storage Size

Proc. of SASIMI'95 1995年
I/Oピン数最小化を目的とした回路分割手法

第3回FPGA/PLD Design Conference 1995年
マルチFPGAを対象とした階層的回路分割手法

電子情報通信学会回路とシステム研究会 VLD95-40 1995年
Maple-opt: パス遅延制約を考慮したFPGA用テクノロジーマッピング・配置・概略配線同時処理手法

電子情報通信学会軽井沢ワークショップ論文集 1995年
A Circuit Partitioning Alglrithm with Replication Capability for Multi-FPGA Systems

IEICE Trans,on Fundementals of Eledtronics,Communications and Computer Sciences E78-A/12 1765 - 1776 1995年
CAM-Based parallel Fault Simulation Algorithm with Minimal Storage Size

IEICE Trans,on Fundementals of Eledtronics,Communications and Computer Sciences E78-A/12 1755 - 1764 1995年
Maple : A Simultaneous Technology Mapping, Placement and Global Routing Algorithm for Field-Programmable Gate Arrays.

E77-A/12, 1994年
Experimental Appraisal of Liner and Quadratic Objective Functions Effec on Force Directed Method for Analog Placement

E-77A/4, 1994年
ロングラインに対応した階層的FPGA配線手法

情報処理学会論文誌 35/12, 1994年
パス長制約を考慮したFPGA配置概略配線同時処理手法

情報処理学会論文誌 35/5, 1994年
Maple : A Simultaneous Technology Mapping, Placement and Global Routing Algorithm for Field-Programmable Gate Arrays.

E77-A/12, 1994年
Experimental Appraisal of Liner and Quadratic Objective Functions Effec on Force Directed Method for Analog Placement

E-77A/4, 1994年
PLACEMENT, ROUTING, AND COMPACTION ALGORITHMS FOR ANALOG CIRCUITS

MAHMOUD, II, T AWASHIMA, K ASAKURA, T OHTSUKI

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E76A ( 6 ) 894 - 903 1993年06月

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The performance of analog circuits is strongly influenced by their layout. Performance specifications are usually translated into physical constraints such as symmetry, common orientation, and distance constraints among certain components. Automatic digital layout tools can be adopted and modified to deal with the imposed performance constraints on the analog layout. The selection and modifications of algorithms to handle the analog constraints became the area of research in analog layout systems. The existing systems are characterized by the use of stochastic optimization techniques based placement, grid based or channel routers, and lack of compaction. In this paper, algorithms for analog circuit placement, routing, and compaction are presented. The proposed algorithms consider the analog oriented constraints, which are important from an analog layout point of view, and reduce the computation cost. The placement algorithm is based on a force directed method and consists of two main phases, each of which includes a tuning procedure. In the first phase, we solve a set of simultaneous linear equations, based upon the attractive forces. These attractive forces represent the interconnection topology of given blocks and some specified constraints. Symmetry constraint is considered throughout the tuning procedure. In the second phase, block overlap resulting from the first phase is resolved iteratively, where each iteration is followed by the symmetry tuning procedure. Routing is performed using a line expansion based gridless router. Routing constraints are taken into account and several routing priorities are imposed on the nets. The compactor part employs a constraint graph based algorithm while considering the analog symmetry constraints. The algorithms are implemented and integrated within an analog layout design system. An experimental result for an OP AMP provided by MCNC benchmark is shown to demonstrate the performance of the algorithms.
PLACEMENT, ROUTING, AND COMPACTION ALGORITHMS FOR ANALOG CIRCUITS

MAHMOUD, II, T AWASHIMA, K ASAKURA, T OHTSUKI

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E76A ( 6 ) 894 - 903 1993年06月

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The performance of analog circuits is strongly influenced by their layout. Performance specifications are usually translated into physical constraints such as symmetry, common orientation, and distance constraints among certain components. Automatic digital layout tools can be adopted and modified to deal with the imposed performance constraints on the analog layout. The selection and modifications of algorithms to handle the analog constraints became the area of research in analog layout systems. The existing systems are characterized by the use of stochastic optimization techniques based placement, grid based or channel routers, and lack of compaction. In this paper, algorithms for analog circuit placement, routing, and compaction are presented. The proposed algorithms consider the analog oriented constraints, which are important from an analog layout point of view, and reduce the computation cost. The placement algorithm is based on a force directed method and consists of two main phases, each of which includes a tuning procedure. In the first phase, we solve a set of simultaneous linear equations, based upon the attractive forces. These attractive forces represent the interconnection topology of given blocks and some specified constraints. Symmetry constraint is considered throughout the tuning procedure. In the second phase, block overlap resulting from the first phase is resolved iteratively, where each iteration is followed by the symmetry tuning procedure. Routing is performed using a line expansion based gridless router. Routing constraints are taken into account and several routing priorities are imposed on the nets. The compactor part employs a constraint graph based algorithm while considering the analog symmetry constraints. The algorithms are implemented and integrated within an analog layout design system. An experimental result for an OP AMP provided by MCNC benchmark is shown to demonstrate the performance of the algorithms.
OPTIMAL CONSTRAINT GRAPH GENERATION ALGORITHM FOR LAYOUT COMPACTION USING ENHANCED PLANE-SWEEP METHOD

T AWASHIMA, M SATO, T OHTSUKI

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E76A ( 4 ) 507 - 512 1993年04月

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This paper presents an optimal constraint graph generation algorithm for graph-based one-dimensional layout compaction. The first published algorithm for this problem was the shadow-propagation algorithm. However, without sophisticated implementation of a shadow-front, complexity of the algorithm could fall into 0(n2), where n is the number of layout objects. Although our algorithm, called the enhanced plane-sweep based graph generation algorithm, is an extension of the shadow-propagation algorithm, such a drawback is resolved by introducing an enhanced plane-sweep technique. The algorithm maintains multiple shadow-fronts simultaneously by storing them in a work-list called previous-boundary. Since a balanced search tree is selected for implementation of the work-list, total complexity of the algorithm is 0(n log n) which is optimal. Experimental results show that the enhanced plane-sweep based graph generation algorithm runs in almost linear time with respect to the number of layout objects and is faster than the perpendicular plane-sweep algorithm which is also optimal in terms of time complexity.
OPTIMAL CONSTRAINT GRAPH GENERATION ALGORITHM FOR LAYOUT COMPACTION USING ENHANCED PLANE-SWEEP METHOD

T AWASHIMA, M SATO, T OHTSUKI

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E76A ( 4 ) 507 - 512 1993年04月

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This paper presents an optimal constraint graph generation algorithm for graph-based one-dimensional layout compaction. The first published algorithm for this problem was the shadow-propagation algorithm. However, without sophisticated implementation of a shadow-front, complexity of the algorithm could fall into 0(n2), where n is the number of layout objects. Although our algorithm, called the enhanced plane-sweep based graph generation algorithm, is an extension of the shadow-propagation algorithm, such a drawback is resolved by introducing an enhanced plane-sweep technique. The algorithm maintains multiple shadow-fronts simultaneously by storing them in a work-list called previous-boundary. Since a balanced search tree is selected for implementation of the work-list, total complexity of the algorithm is 0(n log n) which is optimal. Experimental results show that the enhanced plane-sweep based graph generation algorithm runs in almost linear time with respect to the number of layout objects and is faster than the perpendicular plane-sweep algorithm which is also optimal in terms of time complexity.
FPGAを対象とした階層的概略詳細配線手法

電子情報通信学会論文誌A J76-A/9 1312 - 1321 1993年
ジョグ挿入を伴ったチップコンパクション手法

電子情報通信学会論文誌A J76-A/7 968 - 978 1993年
線分展開法を拡張した多層グリッドレス配線手法

電子情報通信学会論文誌A J76-A/3 410 - 420 1993年
改良線分探索法の連想プロセッサを用いた-実装手法

電子情報通信学会論文誌A J75-A/12 1837 - 1848 1992年
A VLSI GEOMETRICAL DESIGN RULE VERIFICATION ACCELERATED BY CAM-BASED HARDWARE ENGINE

T TAKIZAWA, K KUBOTA, M SATO, T OHTSUKI

IEICE TRANSACTIONS ON COMMUNICATIONS ELECTRONICS INFORMATION AND SYSTEMS 74 ( 10 ) 3072 - 3077 1991年10月

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VLSI technology has matured to the extent that hundreds of thousands or even millions of transistors can be integrated in a single chip. Layout data for VLSIs consist of around ten mask layers, and the total number of polygons on the layers is about ten times larger than the number of circuit elements. In order to deal with such a large number of polygons, algorithms for mask pattern processing are usually based on the underlying assumption that the whole data is accommodated in the secondary storage and that only those patterns within a few consecutive thin slits of the plane can be processed in the main memory (work list). This is called the work-list method. A linear time geometrical design rule verification algorithm is presented in this paper. This algorithm is based on the work-list method. Content Addressable Memory (CAM) is introduced to implement the work list, so as to make the algorithm run in linear time with linear memory space. Data in RAM can be accessed only by its address, whereas data in CAM is accessed not only by address but also by a content which matches a given referential data. This function is called equivalence search. An equivalence search is executed in constant time independent of the amount of data. The advantages of CAM for our algorithm are summarized as follows. (1) It provides the flexibility to deal with a variety of geometrical search problems for VLSI design. ( 2 ) Each geometrical search is done in constant time. ( 3 ) Complicated coding for sophisticated data structures depending on problems is not necessary, unlike software implementation.
A VLSI GEOMETRICAL DESIGN RULE VERIFICATION ACCELERATED BY CAM-BASED HARDWARE ENGINE

T TAKIZAWA, K KUBOTA, M SATO, T OHTSUKI

IEICE TRANSACTIONS ON COMMUNICATIONS ELECTRONICS INFORMATION AND SYSTEMS 74 ( 10 ) 3072 - 3077 1991年10月

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VLSI technology has matured to the extent that hundreds of thousands or even millions of transistors can be integrated in a single chip. Layout data for VLSIs consist of around ten mask layers, and the total number of polygons on the layers is about ten times larger than the number of circuit elements. In order to deal with such a large number of polygons, algorithms for mask pattern processing are usually based on the underlying assumption that the whole data is accommodated in the secondary storage and that only those patterns within a few consecutive thin slits of the plane can be processed in the main memory (work list). This is called the work-list method. A linear time geometrical design rule verification algorithm is presented in this paper. This algorithm is based on the work-list method. Content Addressable Memory (CAM) is introduced to implement the work list, so as to make the algorithm run in linear time with linear memory space. Data in RAM can be accessed only by its address, whereas data in CAM is accessed not only by address but also by a content which matches a given referential data. This function is called equivalence search. An equivalence search is executed in constant time independent of the amount of data. The advantages of CAM for our algorithm are summarized as follows. (1) It provides the flexibility to deal with a variety of geometrical search problems for VLSI design. ( 2 ) Each geometrical search is done in constant time. ( 3 ) Complicated coding for sophisticated data structures depending on problems is not necessary, unlike software implementation.
Recent Advances in VLSI Layout

Proc. of IEEE Feb-78 1990年

DOI
再配線評価指標算出機能を持った対話型配線ハードウェアシステム

佐藤政生, 高野元, 佐藤邦仁, 大附辰夫

プリント回路学会誌「サーキットテクノロジ」 5 ( 2 ) 73 - 81 1990年

DOI
Recent Advances in VLSI Layout

Proc. of IEEE Feb-78 1990年

DOI
連想メモリを用いたVLSI設計用図形処理ハードウェア

電子情報通信学会論文誌A J72-A/3 550 - 560 1988年
線分探索法の改良とその評価

電子情報通信学会論文集A J72-A/2 359 - 366 1988年
拡張平面掃引法に基づく最小幅/間隔検証手法

電子情報通信学会論文誌A J72-A/2 341 - 348 1988年
ビア削除を伴った高速多機能チャネルスペーサ

電子情報通信学会論文誌A J72-A/2 349 - 358 1988年
タイル平面に基づく最小曲がり経路探索アルゴリズム

情報処理学会論文誌 Feb-30 226 - 233 1988年
APPLICATIONS OF COMPUTATIONAL GEOMETRY TO VLSI LAYOUT PATTERN DESIGN

M SATO, T OHTSUKI

INTEGRATION-THE VLSI JOURNAL 5 ( 3-4 ) 303 - 317 1987年12月
Applications of Computational Geometry to VLSI Layout Pattern Design

Integration : the VLSI Journal 2005/3/4 303 - 317 1987年
A Hardware Maze Router with Application to Interactive Rip-up Reroute

IEEE Trans. on CAD CAD-5/4 1986年

DOI
Layout Design and Verification

4 1986年
並列ルーティングプロセッサの試作研究

情報処理学会論文誌 6月27日 639 - 647 1986年
グリッドレス・ルーター:格子を用いない二層配線径路探索手法

電子通信学会論文誌D J69-D/5 802 - 809 1986年
VLSIパタン設計における多角形領域の分割アルゴリスム

情報処理学会論文誌 2月27日 269 1986年
A Hardware Maze Router with Application to Interactive Rip-up Reroute

IEEE Trans. on CAD CAD-5/4 1986年

DOI
Layout Design and Verification

4 1986年
CAD Systems for VLSI in Japan

Proc. IEEE Jan-71 129 - 143 1983年
複合長方形領域の最小分割

情報処理学会論文誌 5月24日 647 - 653 1983年
図形整形アルゴリスムとそのLSIパタン設計への応用

電子情報通信学会論文誌C J66-C/12 1132 - 1139 1983年
複合長方形領域の内点と外点を分類するためのアルゴリスム -実装設計への応用-

電子情報通信学会論文誌 J66-D/2 214 - 219 1983年
CAD Systems for VLSI in Japan

Proc. IEEE Jan-71 129 - 143 1983年
A minimal Augmentation of a Graph to Obtain an Interval Graph

J. Comput. System Sci. 1月22日 1981年

DOI
A minimal Augmentation of a Graph to Obtain an Interval Graph

J. Comput. System Sci. 1月22日 1981年

DOI
One-Dimensional Logic Gate Assignment and Interval Graphs

IEEE Transactions on Circiuts and Systems CAS-26/9 1979年

DOI
One-Dimensional Logic Gate Assignment and Interval Graphs

IEEE Transactions on Circiuts and Systems CAS-26/9 1979年

DOI
Existence theorems and a solution algorithm for piecewire-linear resistor networks

SIAMJ. Math. Anal. 8月1日 1977年
Existence theorems and a solution algorithm for piecewire-linear resistor networks

SIAMJ. Math. Anal. 8月1日 1977年
Sparse matrix techniques for the shortest path problem

IEEE Trans. on CAS 23 ( 12 ) 752 - 758 1976年

DOI
Minimal triangulation of a graph and optimal pivoting order in a sparse matrix

J. Math. Analy. Appl. Mar-54 622 - 633 1976年
A Fast Algorithm for Finding an Optimal Odering for Vertex Elimination on a Graph

SIAM Journal on Computing 5月1日 1976年

DOI
コード発生方式を用いた最短径路計算プログラム

情報処理 11月17日 1017 - 1025 1976年
Sparse matrix techniques for the shortest path problem

IEEE Trans. on CAS 23 ( 12 ) 752 - 758 1976年

DOI
Minimal triangulation of a graph and optimal pivoting order in a sparse matrix

J. Math. Analy. Appl. Mar-54 622 - 633 1976年
A Fast Algorithm for Finding an Optimal Odering for Vertex Elimination on a Graph

SIAM Journal on Computing 5月1日 1976年

DOI
グラフ理論におけるシンプレックス法

電子通信学会論文誌A J57-A/11, 1974年
A matrix decompositionreduction procedure for the pole-zero calculation

IEEE Trans. on Circuit Theory CT-20/3 262 - 271 1973年
A matrix decompositionreduction procedure for the pole-zero calculation

IEEE Trans. on Circuit Theory CT-20/3 262 - 271 1973年
On reduction of A matrix to Hessenberg form for efficient analysis of linear systems

IEEE Trans. on Circuits Theory CT-19/1 89 - 91 1972年
A Sparce Matrix Method for Analysis of Precewise-Linear Resistive Networks

IEEE Transactions on Circuit Theory CT-19/6 1972年
On reduction of A matrix to Hessenberg form for efficient analysis of linear systems

IEEE Trans. on Circuits Theory CT-19/1 89 - 91 1972年
A Sparce Matrix Method for Analysis of Precewise-Linear Resistive Networks

IEEE Transactions on Circuit Theory CT-19/6 1972年
DC Analysis of nonlinear networks based on generalized piecewiselinear approach

IEEE Trans. on Circuits Theory CT-18/1 146 - 152 1971年
DC Analysis of nonlinear networks based on generalized piecewiselinear approach

IEEE Trans. on Circuits Theory CT-18/1 146 - 152 1971年
Topological degrees of freedom and mixed analysis of electrical networks

IEEE Trans. on Circuits Theory CT-17/4 491 - 499 1970年
A unified modeling scheme for semiconductor devices with applications to state-variable analysis

IEEE Trans. on Circuits Theory CT-17/1 26 - 32 1970年
Topological degrees of freedom and mixed analysis of electrical networks

IEEE Trans. on Circuits Theory CT-17/4 491 - 499 1970年
A unified modeling scheme for semiconductor devices with applications to state-variable analysis

IEEE Trans. on Circuits Theory CT-17/1 26 - 32 1970年
State-variable analysis of RLC networks containing nonlinear coupling elements

IEEE Trans. on Circuits Theory CT-16/1 26 - 38 1969年
集積化CML回路の状態変数解析

電子通信学会論文誌C J52-C/2, 1969年
State-variable analysis of RLC networks containing nonlinear coupling elements

IEEE Trans. on Circuits Theory CT-16/1 26 - 38 1969年
非線形相互結合を含む一般RLC回路網の状態変数解析

電子通信学会論文誌A J51-A/12, 1968年
回路網解析と位相幾何学的自由度

電子通信学会論文誌A J51-A/6 238 - 245 1968年
ディジタル計算機による位相幾何学回路網解

電気通信学会誌 48/3, 1965年
過渡応答の自動計算法

電気通信学会誌 Oct-46 1364 - 1370 1963年

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