史 又華 (シ ヨウカ)

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所属

理工学術院 基幹理工学部

職名

教授

ホームページ

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兼担 【 表示 / 非表示

  • 理工学術院   大学院基幹理工学研究科

学内研究所等 【 表示 / 非表示

  • 2020年
    -
    2022年

    理工学術院総合研究所   兼任研究員

学歴 【 表示 / 非表示

  •  
    -
    2005年

    早稲田大学   工学研究科   電子・情報通信学  

学位 【 表示 / 非表示

  • 早稲田大学   博士(工学)

所属学協会 【 表示 / 非表示

  •  
     
     

    電子情報通信学会

  •  
     
     

    情報処理学会

  •  
     
     

    IEEE

 

研究分野 【 表示 / 非表示

  • 情報セキュリティ

  • 電子デバイス、電子機器

  • 計算機システム

研究キーワード 【 表示 / 非表示

  • 高信頼性設計、暗号技術、画像処理、情報センシング

論文 【 表示 / 非表示

  • Power-Efficient Deep Convolutional Neural Network Design Through Zero-Gating PEs and Partial-Sum Reuse Centric Dataflow.

    Lin Ye, Jinghao Ye, Masao Yanagisawa, Youhua Shi

    IEEE Access   9   17411 - 17420  2021年

    DOI

  • A High-Performance Symmetric Hybrid Form Design for High-Order FIR Filters.

    Jinghao Ye, Masao Yanagisawa, Youhua Shi

        121 - 124  2020年

    DOI

  • Transition Detector-Based Radiation-Hardened Latch for Both Single- and Multiple-Node Upsets.

    Saki Tajima, Masao Yanagisawa, Youhua Shi

    IEEE Trans. Circuits Syst. II Express Briefs   67-II ( 6 ) 1114 - 1118  2020年

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    © 2004-2012 IEEE. This brief presents an output transition detector-based radiation-hardened latch (TDRHL) for reliability improvement. With an error recovery assistant logic and an in-situ transition detector, for any radiation induced single- and double-node upsets, the proposed TDRHL can 1) provide full self-recovery capability and 2) generate a warning signal for architecture-level recovery when soft errors cause the latch output flipped. The evaluation results show that TDRHL outperforms state-of-the-art double-node upset tolerant designs with addition error detection capability, and up to 5.0X power-delay-product improvement can be achieved.

    DOI

  • Faithfully Truncated Adder-Based Area-Power Efficient FIR Design with Predefined Output Accuracy.

    Jinghao Ye, Masao Yanagisawa, Youhua Shi

    IEICE Trans. Fundam. Electron. Commun. Comput. Sci.   103-A ( 9 ) 1063 - 1070  2020年

     概要を見る

    © 2020 The Institute of Electronics, Information and Communication Engineers To solve the area and power problems in Finite Impulse Response (FIR) implementations, a faithfully truncated adder-based FIR design is presented in this paper for significant area and power savings while the predefined output accuracy can still be obtained. As a solution to the accuracy loss caused by truncated adders, a static error analysis on the utilization of truncated adders in FIRs was performed. According to the mathematical analysis, we show that, with a given accuracy constraint, the optimal truncated adder configuration for an area-power efficient FIR design can be effortlessly determined. Evaluation results on various FIR implementations by using the proposed faithfully truncated adder designs showed that up to 35.4% and 27.9% savings in area and power consumption can be achieved with less than 1 ulp accuracy loss for uniformly distributed random inputs. Moreover, as a case study for normally distributed signals, a fixed 6-tap FIR is implemented for electrocardiogram (ECG) signal filtering was implemented, in which even with the increased truncated bits up to 10, the mean absolute error (E) can be guaranteed to be less than 1 ulp while up to 29.7% and 25.3% savings in area and power can be obtained.

    DOI

  • A Power-Efficient Soft Error Hardened Latch Design with In-Situ Error Detection Capability

    Saki Tajima, Masao Yanagisawa, Youhua Shi

    Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics   2019-November   53 - 56  2019年11月

     概要を見る

    © 2019 IEEE. A power-efficient single node upset hardened latch design with in-situ error detection capability, EDSL, is proposed in this paper for reliability improvement against soft errors. Our simulation results show that the proposed EDSL design can not only recover from any incurred single node upset, but also provide in-situ error detection capability when the latch output is upset. When compared with state-of-the-art error-detection-based and SNU resilient designs, the proposed EDSL latch can achieve up to 72.25% and 79.74% reduction of power-delay-product respectively, which clearly shows the effectiveness of the proposed method.

    DOI

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Misc 【 表示 / 非表示

  • タイミングエラー耐性を持つAES暗号回路の設計 (VLSI設計技術)

    吉田 慎之介, 史 又華, 柳澤 政生

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報   115 ( 465 ) 73 - 78  2016年02月

    CiNii

  • 悪意ある機能を無効化する内部ハードウェアトロイ認証 (VLSI設計技術)

    大屋 優, 史 又華, 柳澤 政生

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報   115 ( 465 ) 79 - 84  2016年02月

    CiNii

  • ゲートレベルネットリストの脆弱性を表現する指標 (ディペンダブルコンピューティング)

    大屋 優, 史 又華, 山下 哲孝

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報   115 ( 339 ) 141 - 146  2015年12月

    CiNii

  • ゲートレベルネットリストの脆弱性を表現する指標 (VLSI設計技術)

    大屋 優, 史 又華, 山下 哲孝

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報   115 ( 338 ) 141 - 146  2015年12月

    CiNii

  • 15nmプロセスにおける低電力な耐ソフトエラーラッチの設計 (VLSI設計技術)

    田島 咲季, 史 又華, 戸川 望

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報   115 ( 338 ) 123 - 127  2015年12月

    CiNii

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産業財産権 【 表示 / 非表示

受賞 【 表示 / 非表示

  • IEEK Best Paper Award

    2012年11月  

共同研究・競争的資金等の研究課題 【 表示 / 非表示

  • フォールパス自動検出および過剰テスト緩和の合成システムに関する研究

    若手研究(B)

  • 暗号処理向け組み込みLSIとそのテスト設計環境の構築

    基盤研究(C)

  • 超低消費電力設計における遅延テスト設計技術に関する研究

    若手研究(B)

  • タイミングエラー予測によるばらつき耐性を有するLSI設計技術に関する研究

    基盤研究(C)

講演・口頭発表等 【 表示 / 非表示

  • CNNに対する概算加算器の適用と評価

    井上 雄太, 戸川 望, 柳澤 政生, 史 又華

    回路とシステムワークショップ論文集 Workshop on Circuits and Systems  

    発表年月: 2018年05月

  • リーク削減による低消費電力SRAMの設計

    伊藤 卓, 戸川 望, 柳澤 政生, 史 又華

    回路とシステムワークショップ論文集 Workshop on Circuits and Systems  

    発表年月: 2018年05月

  • 低周波圧電エネルギーハーベスティングにおけるMOSs SP-SSHI手法

    杉山 貴紀, 戸川 望, 柳澤 政生, 史 又華

    回路とシステムワークショップ論文集 Workshop on Circuits and Systems  

    発表年月: 2018年05月

  • Soft error tolerant latch designs with low power consumption (invited paper)

    Saki Tajima, Nozomu Togawa, Masao Yanagisawa, Youhua Shi

    Proceedings of International Conference on ASIC  

    発表年月: 2018年01月

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    © 2017 IEEE. As semiconductor technology continues scaling down, the reliability issue has become much more critical than ever before. Unlike traditional hard-errors caused by permanent physical damage which can't be recovered in field, soft errors are caused by radiation or voltage/current fluctuations that lead to transient changes on internal node states, thus they can be viewed as temporary errors. However, due to the unpredictable occurrence of soft errors, it is desirable to develop soft error tolerant designs. For this reason, soft error tolerant design techniques have gained great research interest. In this paper, we will explain the soft error mechanism and then review the existing soft error tolerant design techniques with particular emphasis on SEH family because they can achieve low power consumption and small performance overhead as well.

  • A low cost and high speed CSD-based symmetric transpose block FIR implementation

    Jinghao Ye, Youhua Shi, Nozomu Togawa, Masao Yanagisawa

    Proceedings of International Conference on ASIC  

    発表年月: 2018年01月

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    © 2017 IEEE. In this paper, a low cost and high speed CSD-based symmetric transpose block FIR design was proposed for low cost digital signal processing. First, the existing area-efficient CSD-based multiplier was optimized by considering the reusability and the symmetry of coefficients for area reduction. Second, the position of the input register was changed for high speed transpose block FIR processing in which half of the number of required multipliers can be saved. When compared with the existing block FIR designs, the proposed FIR design can increase the data rate from 238.66 MHz to 373.13 MHz while saving 10.89% area and 21.30% energy consumption as well.

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特定課題研究 【 表示 / 非表示

  • ウェアラブルデバイスに適用するエナジーハーベスティングインターフェース回路の開発

    2020年  

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    近年では ,スマートフォン需要の拡大や技術発達に伴う機器の小型化・コスト低下などから Internet of Things(IoT)が様々な分野で急速に普及している。IoTデバイスの電源問題を解決するために,エナジーハーベスティング(Energy Harvesting:EH)技術が大きな注目を集めている。しかし,個々のエナジーハーベスタ(例えば:摩擦帯電型素⼦・圧電素⼦)から得られるエネルギーは⾮常に微弱であるため,高効率なEHインターフェース回路設計技術が必要である。そのため,本研究はウェアラブルデバイスに適⽤するEHインターフェース回路の開発を行った。結果,提案回路を用いて,人体の動作を用いたバッテリーフリー無線送信可能なウェアラブルデバイスの実現を達成した。

  • デジタル社会に向け長期的に高信頼かつ超低消費電力メモリの研究開発

    2019年  

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    デジタル社会において、データの量が爆発的に増加しているため、メモリ回路の重要性はますます重要になってきている。しかし微細化によってトランジスタの性能ばらつきやソフトエラーの発生率が増大した事と、SRAM (Static Random Access Memory) と呼ばれるメモリの容量が増大し歩留まりが悪くなったことでメモリの消費電力は増大している。そのため、今後のデジタル社会の実現のために、長期的高信頼化かつ超低消費電力化メモリ設計技術の開発が急務である。本研究ではメモリ回路(特にSRAM回路)の長期的に高信頼化・低消費電力化を目的とした回路設計技術の研究開発を行った。特に、低消費電力化かつ長期的な安定性向上の設計技術を提案し、その有効性を評価した。

  • ビッグデータ処理に向けたApproximate Computingを実現するLSI設計技術の研究開発

    2018年  

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     近年、IoT(Internet of things)・ビッグデータ・人工知能への注目が高まっている。このような膨大的なデータ解析・処理において大きな問題となるのは、その計算量の多さ、実行時間の長さからくる消費電力の大きさである。一方、ビッグデータ分野では潜在的にエラー耐性を持ち、完全な精度の計算が必要とされない場面が多数ある。そこで、本研究は膨大的かつ潜在的にエラー耐性を持つビッグデータ処理に向けて、Approximate Computingを実現するLSI設計技術に関する研究を行った。特に、①エラー距離を考慮した概算加算回路の性能・精度指標の定式化、②ビット幅削減による低消費電力化FIR 回路、および③CNN に対する算術オーバーフローを考慮したビット幅削減手法などを提案した。

  • 自然エネルギー利用に向けたスマートケースLSI設計技術の創生

    2014年  

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     本研究ではLSI(大規模集積回路)の設計技術に焦点を当て、不安定且つ微弱な自然エネルギーに適合し、状況に応じた最適な動作を実現するスマートケースLSI設計技術の研究開発を行った。特に、既存LSI設計技術の問題点を解決する革新的技術として「I: 極低エネルギーLSI設計技術」と「II:動作中自己調整機能を持つ設計技術」を提案した。本研究は、既存のワーストケースに基づいたLSI設計方法ではなく、回路が動作時自己調整により処理性能・消費電力・信頼性を最大限引き出すことが可能なシステムLSI設計基盤技術を開発した。

  • ディペンタブルな低電圧LSI設計技術に関する研究

    2011年  

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     情報通信機器が高性能化するにしたがい、消費電力の増大が大きな問題になりつつある。LSI回路の低消費電力化には、LSI の電源電圧を下げることが最も効果的である。CMOS回路の動作電力は電圧の自乗に比例するので、電圧を1/3にすれば、単純には消費電力がほぼ1/10 になる。しかし、低電圧の条件下ではCMOS回路の動作が不安定になり、LSIの製造ばらつきやノイズなどに影響され、動作マージン減少、誤動作などの障害が、現状と比較して極めて増大する。つまり将来安心かつエコなアンビエント情報社会を実現するためには、情報通信・処理の主要素子であるCMOS トランジスタの動作電圧をしきい値電圧以下に低減できるLSI自動化設計技術と高信頼化設計技術の統合・融合したディペンタブルな低電圧LSI設計基盤技術が強く求められると考える。 本研究は、高い信頼性を持つディペンタブルな超低電圧LSI設計技術の開発を目的とする。研究の目標としては、既存研究(カスタム設計)と異なり、自動化設計により、設計複雑度や設計周期を減らし、並びに回路全体の信頼性を高めることを目指す。また、実チップ設計により、既存研究と比較してエネルギーを低減し、並びに低電圧領域における設計タイミングのばらつきを改善することを目標とする。 今年度では、主に以下の研究項目を行ってきた。(1)超低電圧LSI自動化設計技術について 具体的には、低電圧領域(サブスレッショルド領域)で動作する回路設計のため、①サブスレッショルド領域での遅延・電力のモデルの構築;②サブスレッショルド領域で動作させるため、既存のプロセスライブラリを用いて、トランジスタレベルでシミュレーションを行い、エネルギーが最小な電源電圧を選択できる合成手法の提案、及び③提案した最適エネルギー電圧選択手法をベースに上位レベル(RTLレベル)から低電圧による低エネルギー指向LSI自動合成フローの構築などの研究を取り込んだ。様々なアルゴリズムをコンピュータに実装し、評価実験を行った。既存のカスタム設計と異なり、合成時自動でエネルギー最小な電源電圧の選択ができ、Benchmark回路に適用し有効性を確認した。また、自動化設計により、設計複雑度や設計周期を減らすごとができた。(2)ディペンタブルなLSI設計技術について  具体的には、①LSI回路動作時の遅延、温度変化および電源電圧変化の解析、及び②電圧変動により、ディレイ変動を検出・制御する技術の研究を行った。研究成果として、理論面から、80%以上の論理パス上発生した遅延エーラの検出ができた。

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現在担当している科目 【 表示 / 非表示

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