渡邊 孝博 (ワタナベ タカヒロ)

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所属

理工学術院

職名

名誉教授

ホームページ

http://www.f.waseda.jp/watt

学内研究所等 【 表示 / 非表示

  • 2020年
    -
    2022年

    理工学術院総合研究所   兼任研究員

学歴 【 表示 / 非表示

  •  
    -
    1979年

    東北大学   工学研究科   情報工学  

  •  
    -
    1979年

    東北大学   工学研究科   情報工学  

  •  
    -
    1976年

    山口大学   工学研究科   電気工学  

  •  
    -
    1974年

    山口大学   工学部   電気工学科  

学位 【 表示 / 非表示

  • 東北大学   工学博士

経歴 【 表示 / 非表示

  • 2003年
    -
     

    早稲田大学大学院情報生産システム研究科 教員

  • 1990年
    -
    2003年

    山口大学工学部 教員

  • 1979年
    -
    1990年

    ㈱東芝 総合研究所(Research&DevelopmentCenter) 研究員, 主任研究員, グループリーダ

所属学協会 【 表示 / 非表示

  •  
     
     

    情報処理学会

  •  
     
     

    電子情報通信学会

  •  
     
     

    電子情報通信学会

  •  
     
     

    人工知能学会

  •  
     
     

    信号処理学会

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研究分野 【 表示 / 非表示

  • 計算機システム

研究キーワード 【 表示 / 非表示

  • LSI、電子回路、集積回路、自動設計、計算機支援設計、プロセッサ、アルゴリズム

論文 【 表示 / 非表示

  • High performance virtual channel based fully adaptive 3D NoC routing for congestion and thermal problem

    Xin Jiang, Xiangyang Lei, Lian Zeng, Takahiro Watanabe

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E100A ( 11 ) 2379 - 2391  2017年11月

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    Recent Network on Chip (NoC) design must take the thermal issue into consideration due to its great impact on the network performance and reliability, especially for 3D NoC. In this work, we design a virtual channel based fully adaptive routing algorithm for the runtime 3D NoC thermal-aware management. To improve the network throughput and latency, we use two virtual channels for each horizontal direction and design a routing function which can not only avoid deadlock and livelock, but also ensure high adaptivity and routability in the throttled network. For path selection, we design a strategy that takes priority to the distance, but also considers path diversity and traffic state. For throttling information collection, instead of transmitting the topology information of the whole network, we use a 12 bits register to reserve the router state for one hop away, which saves the hardware cost largely and decreases the network latency. In the experiments, we test our proposed routing algorithm in different states with different sizes, and the proposed algorithm shows better network latency and throughput with low power compared with traditional algorithms.

    DOI

  • An adaptive routing algorithm based on network partitioning for 3D Network-on-Chip

    Jindun Dai, Xin Jiang, Takahiro Watanabe

    IEEE CITS 2017 - 2017 International Conference on Computer, Information and Telecommunication Systems     229 - 233  2017年09月

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    This paper presents an efficient routing algorithm for 3D meshes without virtual channels. The proposed routing algorithm is extended from 2D east-first routing algorithm and based on network partitioning. It is proven that the proposed method is free from deadlock. In comparison of previous routing algorithms, the average degree of adaptiveness is higher. This feature contributes to higher communication efficiency. Experimental results show that the proposed method can achieve lower communication latency and higher throughput over other traditional methods.

    DOI

  • Behavior-aware cache hierarchy optimization for low-power multi-core embedded systems

    Huatao Zhao, Xiao Luo, Chen Zhu, Takahiro Watanabe, Tianbo Zhu

    MODERN PHYSICS LETTERS B   31 ( 19-21 )  2017年07月  [査読有り]

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    In modern embedded systems, the increasing number of cores requires efficient cache hierarchies to ensure data throughput, but such cache hierarchies are restricted by their tumid size and interference accesses which leads to both performance degradation and wasted energy. In this paper, we firstly propose a behavior-aware cache hierarchy (BACH) which can optimally allocate the multi-level cache resources to many cores and highly improved the efficiency of cache hierarchy, resulting in low energy consumption. The BACH takes full advantage of the explored application behaviors and runtime cache resource demands as the cache allocation bases, so that we can optimally configure the cache hierarchy to meet the runtime demand. The BACH was implemented on the GEM5 simulator. The experimental results show that energy consumption of a three-level cache hierarchy can be saved from 5.29% up to 27.94% compared with other key approaches while the performance of the multi-core system even has a slight improvement counting in hardware overhead.

    DOI

  • Behavior-aware cache hierarchy optimization for low-power multi-core embedded systems

    Huatao Zhao, Xiao Luo, Chen Zhu, Tianbo Zhu, Takahiro Watanabe

    Modern Physics Letters B   31 ( 19 ) 1 - 7  2017年04月  [査読有り]

  • High Performance Virtual Channel Based Fully Adaptive 3D NoC Routing for Congestion and Thermal Problem

    JIANG Xin, LEI Xiangyang, ZENG Lian, WATANABE Takahiro

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   100 ( 11 ) 2379 - 2391  2017年

     概要を見る

    <p>Recent Network on Chip (NoC) design must take the thermal issue into consideration due to its great impact on the network performance and reliability, especially for 3D NoC. In this work, we design a virtual channel based fully adaptive routing algorithm for the runtime 3D NoC thermal-aware management. To improve the network throughput and latency, we use two virtual channels for each horizontal direction and design a routing function which can not only avoid deadlock and livelock, but also ensure high adaptivity and routability in the throttled network. For path selection, we design a strategy that takes priority to the distance, but also considers path diversity and traffic state. For throttling information collection, instead of transmitting the topology information of the whole network, we use a 12 bits register to reserve the router state for one hop away, which saves the hardware cost largely and decreases the network latency. In the experiments, we test our proposed routing algorithm in different states with different sizes, and the proposed algorithm shows better network latency and throughput with low power compared with traditional algorithms.</p>

    CiNii

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書籍等出版物 【 表示 / 非表示

  • Robot Soccer 〜 Chapter.1 The real-time and embedded soccer robot control system

    C. Li, T. Watanabe, Z. Wu, H. Li, Y. Huangfu, Edited, by Vladan Pap

    Sciyo, Vienna, Austria  2010年01月 ISBN: 9789533070360

  • デジタル論理回路の基礎

    笹尾勤, 渡邊孝博, 見山友裕, 澤田直, 橋本浩二

    (財)福岡県産業・科学技術振興財団 システムLSI部  2007年04月

  • 回路設計・物理設計の基礎知識

    井上靖秋, 渡邊孝博, 淡野公一, 築添明

    (財)福岡県産業・科学技術振興財団  2005年04月

  • 情報工学実験及び演習Ⅰ テキスト

    古賀和利, 中村秀明, 伊藤暁, 山口静馬, 石川昌明, 久長穣, 渡邊孝博

    山口大学工学部知能情報システム工学科  2003年09月

  • 最新VLSIの開発設計とCAD 第7章

    渡邊孝博, 大附辰夫, 後藤敏 監

    ミマツデータシステム  1994年

受賞 【 表示 / 非表示

  • 電子情報通信学会学術奨励賞

    1983年  

共同研究・競争的資金等の研究課題 【 表示 / 非表示

  • トラフィックパターンの変動にロバストなNoCシステムの研究

    研究期間:

    2018年04月
    -
    2021年03月
     

     概要を見る

    LSIの設計・製造技術とシステム開発技術の進展により、SoC(System-on-Chip)の規模は益々増大している。そのため、数百個以上のプロセッサ・コアを集積したMPSoC(Multi-Processor SoC)ではコア間の通信が重大な問題となる。NoC(Network-on-Chip)は、従来SoCのバスベース通信に代えて、コア間の通信をオンチップ・ネットワークを用いたパケット通信で処理することで、スケーラビリティと通信性能の向上が得られ、大規模なマルチコアシステムが実現できる。しかし、NoCでも通信量増大につれて通信混雑が発生し、十分な性能を発揮できない状況が発生する。このため、混雑状況下でもパケットを効率よく伝送できるルーティングアルゴリズムが必須である。本研究では、通信量増大に伴って通信混雑が発生した場合でも、遅延が小さく良好な性能を発揮できるNoCルーティングを実現した。具体的には、(1)様々なトラフィックパターンに対する複数のルーティングアルゴリズムの性能評価を行い、パターンとアルゴリズムの相性の調査、(2)あるトラフィックパターンの下での混雑状況の検出機構の提案、(3)トラフィックパターンの特徴に応じた最適アルゴリズムを選択する機構の提案、(4)ホットスポット・トラフィックパターンでの局所的混雑とアルゴリズム性能との関係の分析、(5)低コストな混雑検出回路の提案 である。研究の結果、与えられたトラフィックパターンの下で事前に用意したルーティングアルゴリズム群の中から最適なものを選択できる機構と、混雑状況に応じてアルゴリズムを切り替える機構を提案し、当初の研究目的を達成した。また、NoCに故障がある場合にその故障部分を回避するルーティング手法についても取り組んだ。この問題は、通信混雑を回避する手法と類似した部分があり、今後取り組むべき発展的な課題である。前年度までの研究を引き継いで、トラフィックパターンの変動要因の分析結果に基づいたトラフィック混雑状況の2種類の検知機構の提案手法を適用して、ルーティングアルゴリズムの性能実験(パケット注入度の増加に対するパケット通信のスループットとレイテンシの評価)を行った。混雑状況としては(1)局所的な混雑状況がランダムに発生する場合と、(2)トラフィックパターンの種類に依存して発生する場合 に分類した。(1)での混雑検知機構として、ルータに備わっているバッファでのパケットの待機状態をもとに定義する混雑度を用い、3×3のベーシックなメッシュ形NoCに対して、高い混雑度の領域を回避する経路探索のアルゴリズムを提案した。(2)では、トラフィックパターンの種類判別のために、(A)パケットの始点・終点アドレスから予測できるトラフィックパターン(トランスポーズ、ビットリバーサルパターンなど)と、(B)サンプルパケット群の終点の分布に基づく分散から特徴抽出できるトラフィックパターン(ランダムパターンなど)との2種類に分類し、パターン【A】ではWest-Firstルーティング手法を、(B)ではX-Yルーティング手法を適用するフレームを提案してきた。サイズの異なるメッシュ型NoCを用いた実験では、レイテンシとスループットの評価で、いずれのトラフィックパターンでも提案手法が従来手法より優れていることが判った。以上より、パターンの変動要因であるトラフィック状況を分類し、それに適切な混雑検知機構を適用することで、目標とする「トラフィックの種類や混雑状況に応じたNoCルーティングの高性能化」が達成できた。これらの成果はIEEE MCSoC国際会議にて論文発表した。これまでの研究成果により、トラフィックパターンおよび混雑度検知の機構の構築と、ルーティングアルゴリズム切替による性能向上が確認でき、主題であるトラフィックパターンの変動に頑健なNoCルーティングシステムが構築できた。そこで最終年度の目標としては、与えられたトラフィックパターンの下で、さらに高性能なルーティングを実現する混雑回避アルゴリズムの開発を絞り込んで行うこととする。一つはパケット転送経路の履歴に基づいて混雑箇所を予測し最適ルートを探索する方式、もう一つはメッシュ形NoC上で混雑箇所が集中している領域を特定して迂回経路を選択する方式である。それぞれの基本アルゴリズムは検討済みであり、実験評価を行う。併せて、耐故障性を高めると同時に、デッドロック問題を回避するるルーティングを提案し、実験で評価する。耐故障性の評価はパケット到達率を指標として行うこととする。これらの研究により得られた成果は適宜、学会発表等で報告していく

  • IPを用いたタイルベースNoCのシステムの構成と設計技術に関する研究

    研究期間:

    2011年04月
    -
    2014年03月
     

     概要を見る

    大規模LSIシステムの実現方式であるNoC(Network on Chip)としてタイルベースアーキテクチャを採用し、設計効率向上のために、各タイルのコア部をIP再利用設計することを提案した。プロセッサコアの設計には、命令レベルでカスタマイズ可能なプロセッサIP作成手法と設計環境を構築した。2次元および3次元NoCについて、特定用途向きのアーキテクチャと、高スループットで低レイテンシおよび低消費電力のルーティングを研究し、高性能NoC構成の手法を明らかにした。さらに、NoCやSoC(System on Chip)を搭載したボードレベルの課題である配線遅延問題を解決のための配線手法を提案した

  • IPを用いたタイルベースNoCのシステムの構成と設計技術に関する研究

    基盤研究(C)

    研究期間:

    2011年
    -
    2013年
     

     概要を見る

    大規模LSIシステムの実現方式であるNoC(Network on Chip)としてタイルベースアーキテクチャを採用し、設計効率向上のために、各タイルのコア部をIP再利用設計することを提案した。プロセッサコアの設計には、命令レベルでカスタマイズ可能なプロセッサIP作成手法と設計環境を構築した。2次元および3次元NoCについて、特定用途向きのアーキテクチャと、高スループットで低レイテンシおよび低消費電力のルーティングを研究し、高性能NoC構成の手法を明らかにした。さらに、NoCやSoC(System on Chip)を搭載したボードレベルの課題である配線遅延問題を解決のための配線手法を提案した。

  • 通信用SoCのシステムレベル設計手法

    研究期間:

    2003年
    -
    2008年
     

  • ICTアプリケーションLSI IPとその先端的設計支援技術

    研究期間:

    2007年
    -
     
     

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講演・口頭発表等 【 表示 / 非表示

  • An Adaptive Adjustable Routing Algorithm for 3D Network-on-Chop

    Ma W, Watanabe T

    電子情報通信学会総合大会   電子情報通信学会  

    発表年月: 2018年03月

  • The High-speed Power Line Topology Check by Reducing Vias

    DAC 2011 User Truck (2011 IEEE 48th Deasign Automation Conference)  

    発表年月: 2011年06月

  • Via数削減による大規模LSIレイアウトの高速DRC手法

    情報処理学会 システムLSI設計技術研究会(SLDM)  

    発表年月: 2011年01月

  • ネットワークオンチップによるBPニューラルネットワークの一構成法

    電子情報通信学会2008年総合大会  

    発表年月: 2008年03月

特定課題研究 【 表示 / 非表示

  • Study of Congestion-aware and Fault-tolerant NoC Routing and its implementation on FPGAs

    2020年  

     概要を見る

    NoC(Network-on-Chip)はMPSoC(Multi-Processor System-on-a-Chip)の一種で、拡張性や通信性能および処理能力の点で非常に優れており、多くの研究が行われている。本研究ではNoCに故障が発生したとき、故障部分を避ける迂回路を効率よく求める手法を提案した。具体的にはNoC上の故障としてリンク遮断が発生した時、Hamiltonian-based Odd-Even Routing手法 を耐故障性を持つように改良した。実験でレイテンシとスループット値を評価した結果、提案手法の有効性を確認した。併せて、通信トラフィックの混雑による性能低下を事前に検出し、防止するための機構を研究した。過去の通信状況に基づいてトラフィック混雑を回避するルートを予測する提案を行い、実験で有効性を確認した。以上の研究成果は国際会議2件の論文として発表した。

  • Traffic-Congestion-Aware Routing Strategy for 2D/3D NoC

    2019年  

     概要を見る

    NoC(Network-on-Chip)は、コア間のパケット通信をオンチップ・ネットワークによって処理することで、スケーラビリティと通信性能の向上を目指し、大規模なマルチコアシステムを実現するものである。本研究の目的は、通信量が増大して局所的な通信混雑が発生した場合でも良好な性能を発揮できるNoCルーティング機構を開発することである。具体的には、トラフィックパターンに応じた混雑状況の検出機構、ホットスポット・トラフィックパターンでの混雑とアルゴリズム性能との関係分析、および、低コストな混雑検出回路を提案した。また、NoCに故障がある場合にその故障部分を回避するルーティング手法についても取り組んだ。研究成果は4件の査読付き国際会議論文として発表した。&nbsp;

  • 動的再構成可能デバイスによるオンライン・タスク配置問題の効率的解法

    2018年   周 亭宇

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    動的再構成可能プロセッサ(以下DRP)ではタスクを論理要素に割り当てて並列演算処理し、また、処理が完了したタスクは論理要素群から解放し、そこに別のタスクを割り当てて再利用することができる。オンラインタスク配置問題とは、DRPを効率よく使用しスループットを向上させるために、タスクの処理順序とDRP上の割り当てを最適化する問題である。割り当て問題については、DRP上の領域を管理するデータ構造MERを改良し、再利用可能領域の抽出の高速化手法を提案した。処理順序の最適化については、タスク間に一方向性の通信が存在する場合についてタスク処理順序グラフを定義し、効率の良い処理順序の決定手法を提案した。成果は国際会議等で発表した。

  • ミクスト・シグナルLSIの対称制約条件付き配線手法の研究

    2017年   周 亭宇, 戴 Jindun, 黄 洪逸

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    ミクスト・シグナルLSIでは信号の干渉や遅延など配線設計に起因する問題が顕著になっている。この問題を解決するため我々は「対称度」なる評価関数を導入し、対称制約を維持できる配線手法を提案した。今回は評価関数について(1)重み係数の影響、 (2)配線障害物がある場合の効果 を検証した。その結果、配線障害物がない場合には、人手設計と同等な経路が得られ、評価関数が機能することが示された。障害物がある場合、一層配線では評価関数の効果が認められるが、配線層数が増えるにつれて経路候補が多くなるため、対称度が同じでも対称性が乏しい配線結果が発生することが判った。今後の課題は配線層数や配線層毎の評価を組み入れることである。

  • LSI/PCBの自動配線アルゴリズムに関する研究

    2016年   蒋 欣, 潘 鉄源, 張 子驕

     概要を見る

    &nbsp; 集積回路の設計において回路動作や性能に影響を与える配線設計は重要である。そのために複数ネットの配線長を揃える等長配線の自動化手法があるが、バス配線やクロック配線での遅延やスキュをより高精度に考慮するために、ペア配線の対称性も問題となっている。本研究では多層配線においてペア配線を対象形状にする手法を研究した。配線経路探索では、最大フローアルゴリズムを利用して効率よく所望の経路を探索する。対称形状の評価のために、配線長、配線折曲数、配線方向の関数である対称度(symmetrical rate)を定義した。実験の結果、提案手法による配線経路は対称度か高く、少ない配線層で、経路探索時間も従来手法と比べて短縮できることが示された。&nbsp;

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