木村 晋二 (キムラ シンジ)

写真a

所属

理工学術院 大学院情報生産システム研究科

職名

教授

ホームページ

http://www.f.waseda.jp/shinji_kimura/

兼担 【 表示 / 非表示

  • 理工学術院   大学院基幹理工学研究科

  • 理工学術院   基幹理工学部

学内研究所等 【 表示 / 非表示

  • 2020年
    -
    2022年

    理工学術院総合研究所   兼任研究員

学歴 【 表示 / 非表示

  •  
    -
    1985年

    京都大学   工学研究科   博士課程  

  •  
    -
    1985年

    京都大学   工学研究科   博士課程  

  •  
    -
    1984年

    京都大学   工学研究科   情報工学専攻  

  •  
    -
    1984年

    京都大学   工学研究科   情報工学専攻  

  •  
    -
    1982年

    京都大学   工学部   情報工学専攻  

学位 【 表示 / 非表示

  • 京都大学   工学博士

経歴 【 表示 / 非表示

  • 2002年
    -
    継続中

    早稲田大学教授

  • 1993年
    -
    2002年

    奈良先端科学技術大学院大学 助教授

  • 1985年
    -
    1993年

    神戸大学工学部 助手

所属学協会 【 表示 / 非表示

  •  
     
     

    ACM

  •  
     
     

    情報処理学会

  •  
     
     

    電子情報通信学会

  •  
     
     

    IEEE

  •  
     
     

    情報処理学会

全件表示 >>

 

研究分野 【 表示 / 非表示

  • 電子デバイス、電子機器

  • 計算機システム

研究キーワード 【 表示 / 非表示

  • 計算機ハードウェアの設計と検証、設計自動化、ハードウエア設計、電子デバイス・集積回路、回路設計・CAD

論文 【 表示 / 非表示

全件表示 >>

書籍等出版物 【 表示 / 非表示

  • システムLSI設計工学

    藤田昌宏, 梶原誠司, 木村晋二, 高田宏章, 浜口清治, 冨山宏之

    オーム社  2006年10月 ISBN: 4274202976

Misc 【 表示 / 非表示

受賞 【 表示 / 非表示

  • 編集活動感謝状

    2012年09月  

  • 日経 BP 社, LSI IP デザインアワード, IP 賞

    2000年  

  • Asian South-Pacific Design Automation Conference, University LSI Design Contest

    2000年  

  • 日経 BP 社, LSI IP デザインアワード, IP 賞

    1999年  

  • 情報処理学会 全国大会 第45回 奨励賞

    1993年03月  

共同研究・競争的資金等の研究課題 【 表示 / 非表示

  • 機械学習による集積回路設計データ中のハードウェアトロイ検知

    研究期間:

    2019年04月
    -
    2022年03月
     

     概要を見る

    現在,集積回路設計・製造は低コスト化のため積極的に外注が利用され,外部の悪意ある設計・製造者により悪意ある回路を故意に侵入する「ハードウェアトロイ」が現実的な脅威として指摘されている.特に集積回路設計データに挿入されたハードウェアトロイは,軽微な設計データ改変で重大な事象を引き起こす可能性がある.本研究では,こ集積回路設計データ中のハードウェアトロイの各種特徴量を積極的に学習することにより,既知・未知のハードウェアトロイを検知する技術を確立する.ハードウェアトロイの危険性がないセキュア集積回路チップの実現に寄与する

  • 再構成アクセラレータにおけるデータ形式最適化と精度保証

    研究期間:

    2018年04月
    -
    2021年03月
     

  • 大域的超低エネルギー化を実現するLSI抽象モデルと上位下位統合化LSI設計技術

    基盤研究(B)

    研究期間:

    2013年
    -
    2015年
     

     概要を見る

    平成25年度には研究計画全体の基礎となる研究項目(I)~(III)を実施した.
    (I) LSI 抽象モデルの構築: 本研究で提案するLSI抽象モデルを採り入れ,実際のアプリケーションを試行設計した.試行設計の結果,動作記述で数千行を越える実大規模応用プログラムにおいて電源制御,クロック制御,周波数制御可能によりエネルギー削減の可能性を確認した.
    (II) LSI 抽象モデルの検証: (I)によって設計された回路動作を「形式検証」した.特にここでは意味結合・強/弱-物理結合によるLSI 抽象モデルが,従来のLSI設計モデルと等価であることを検証した.これに加えて検証結果を用いて等価性を担保した制御回路分割を検討し(III)にてアルゴリズム化を検討した.
    (III) 低エネルギー統合化LSI 自動設計技術の構築・検証(フェーズ1-電源制御): (I)および(II)により,提案するLSI抽象モデルの妥当性が検証された後,これをベースに統合化LSI自動設計フローを構築・検証した.仮想物理設計にて,実物理制約を緩和し上位工程の面から見た理想的な物理設計をし,これと実物理設計との「距離」を小さくすることを基本とするものを考えた.距離として各機能モジュールの位置の差の総和あるいは差の二乗和としている.『意味結合』として電源『意味結合』モジュールを対象に,パワーゲーティング,複数電源電圧制御および基板電圧制御を想定,低エネルギー指向統合化LSI 自動設計技術を構築・検証した.さらにこれを計算機上に実装,複数の応用プログラムに適用することで評価した.

  • 超微細加工技術にも適応する抽象LSIモデルの構築と高位・物理 統合化LSI合成技術

    基盤研究(B)

    研究期間:

    2010年
    -
    2012年
     

     概要を見る

    本研究では,第一に超微細加工プロセスによって製造されるLSI にも適応すべく,レジスタ-制御回路-機能モジュール間に結び付きの概念を導入し,LSI 内部の構成要素を物理的な結合と論理的な結合で抽象化した抽象LSI モデルを構築した.構築した抽象LSI モデルを導入することで,きわめて見通し良く高位設計と物理設計とをインターフェースすることが可能となる.次にこの抽象LSI モデルの上で,高位合成と物理合成とを統合化する新たなLSI 自動合成技術を構築しアルゴリズム化した.シミュレーション実験ならびに一部チップ試作により提案構築した技術の優位性を確認した.

  • 高性能プロセッサの設計技術に関する研究

    研究期間:

    2002年
    -
     
     

全件表示 >>

特定課題研究 【 表示 / 非表示

  • 単一命令計算機を用いたディジタルデータの意味保存手法の研究

    2016年  

     概要を見る

    ディジタルデータは0と1の並びであり、それだけでは意味を持たず、その意味解釈方法を同時に記憶する必要がある。これまで、文字データについては、1文字のデータのビット数とビットパターンに対応するフォントの最小データとそれへの変換方法を添付し、読めるデータに変換する手法を提案してきた。今回、画像圧縮されたデータの意味保存を見えるデータに戻すことと定義し、プログラムの意味記述の研究に取り組み、単一命令計算機の subleq の命令解釈機構の記述と subleq のアセンブラでプログラムの保存を行う手法と、その場合の記述量の最適化について研究を行った。subleq は命令が一種類しかなく、意味記述が簡単で、解釈機構の模擬や再構築が容易である。

  • 次世代不揮発素子の活用に向けたハードウェア設計技術

    2013年  

     概要を見る

     近年の携帯端末および無線センサなどのアンビエントデバイスの発達・普及に伴い、これらの稼働時間を延ばすため、アイドル状態での電源停止制御が重要になってきた。この時、電源復帰後の動作のために内部状態を保存することが必要で、電源停止でも記憶が保持できる次世代不揮発素子が注目されている。 MTJ (Magnetic Tunnel Junction) に基づく次世代不揮発素子は、アクセスは通常の CMOS SRAM と同等の速度で、集積度は DRAM と同様に高い。しかし、値の書込みにおいては、MTJ 内部の磁場の向きを制御するため、通常の SRAM と比較して10倍程度の書込みエネルギーを必要とし、その削減が急務である。 そこで本研究では、書込みエネルギーの削減を含む次世代不揮発素子の活用のための設計技術の研究を行った。メモリをROMとして書き換えずに計算結果の記憶に用いる手法の他、書込みそのものを減らす手法を研究した。MTJの書換えは同じ値を書込む場合でも違う値の書換えと同様大きなエネルギーを必要とするので、今記憶している値と書込みたい値が同じ場合に、書込みを停止することが基本となる。ここでは、それと組み合わせてさらに書込み回数を削減する手法を示した。 まず、順序回路の状態遷移解析に基づき、書換える必要のないレジスタの探索手法を提案し、書換えを停止する条件から停止制御回路の自動生成を行い、電力削減を確認した。 第二に、値の変化にあたって、変更するビット数を削減する手法の研究を行った。新しい値を元の値と新しい値との差分で表すことで、書き換えるビット数を削減する手法や、最大変更ビット数を制限した符号の研究などを行った。 第三に入力をアドレス、計算結果をメモリの内容としたメモリベース演算の研究を行った。基本的には入力数に対して指数的な容量を必要とするので、乗算等に対して必要に応じて演算器と組み合わせてメモリ量を削減する手法を検討した。 最後に、論理素子の制御値の伝播を考慮した細粒度の実行時パワーゲーティングの研究を行った。論理素子の制御値は一つの入力だけで出力を決定できる値である。ある入力が制御値をとると、他の入力の値は不要となり、それを計算する部分の電源を停止できる。この制御値の直列接続での伝播を用いてより多くの素子の電力停止を行う手法を示した。

  • システムオンシリコンにおけるランタイム解析・最適化に関する研究

    2012年  

     概要を見る

    システムオンシリコンにおけるランタイム解析・最適化に関する研究というテーマで、細粒度の動的なクロックゲーティングとパワーゲーティング、Single Event Upset (SEU) エラーに対するFPGA上での回路の動的書き換えを用いた対処手法、メモリベース演算、キャッシュ構成の最適化の研究を行った。細粒度の動的なクロックゲーティングとパワーゲーティングについては、回路内部の信号を用いて動的にクロックや電源の ON/OFF を制御することで、ランタイムに電力を制御する手法の検討を行った。マルチステージクロックゲーティングや、疑似パワーゲーティング法で電力を10%~20%程度削減できることが分かった。FPGA上での回路の動的書き換えについては、SEU エラーにより FPGA の構成ビットが変化し、回路の機能が正しくなくなる現象に対し、3重系よりも安全な4重系の構造を提案するとともに、エラー発生時にエラーを同定してエラーモジュールの動的再書込みによる機能の復帰を行う手法の提案を行った。実際に提案手法を Xilinx FPGA の動的部分書換え機能を用いて実現し、安全性と面積オーバーヘッドの評価を行った。メモリベース演算については、メモリ部の書換え可能性がランタイムの最適化に有効であるという判断から、基礎的な算術演算および CORDIC 法による三角関数や乗算・除算の実現手法の研究を行った。これは、演算器の入力をアドレスとして、計算結果をメモリに入れることで算術演算を実現するものである。なお、アドレスに対してメモリのサイズが指数的であるので、入力をいくつかに分割してメモリで実現し、メモリ出力を演算器に入れるなどの手法が必要であった。また、ハードウェア内部の演算器の結果をキャッシュ的にメモリに入れることで再計算を行わずにメモリアクセスで済ませる手法の検討を行った。これらのメモリを用いた演算手法は、論理ゲートの出力の変化による動的電力を削減する効果があり、実行時の電力最適化に有効であることがわかった。さらに、次世代不揮発メモリを用いたキャッシュメモリの電力の最適化についても検討を行い、L1 キャッシュの一部とL2 キャッシュを不揮発化することで、リーク電力の大きな削減が得られることがわかった。

  • システムオンシリコンのためのランタイム解析・最適化手法の研究

    2011年   戸川望

     概要を見る

    システムオンシリコンのためのランタイム解析・最適化の研究として、アサーションチェッカを用いたランタイムエラー検出法と得られたエラーの暗号化と安全な記憶方式や耐タンパ性に関する基礎的な研究を行った。まずアサーションチェッカーについては、入力記憶オートマトンを用いる手法に基づき、入力記憶部を共有することでFPGA実現によりハードウェア資源が削減できることを示した。つぎに、ランタイム解析で必要なアサーション集合に関する十分性について、回路の一部を変更したミュータントベースのアサーションの十分性判定に基づく手法の調査と検討を行った。ミュータントベース手法では、加えた変更がアサーションにより検出できるかでアサーションの十分性を判断するが、どのような変更を加えるかはランタイム解析の種類に大きく依存する。とくに遅延エラーについては、記述手法を含めて議論する必要があることがわかった。エラー情報の圧縮については、圧縮能力に優れたLFSRベース手法を検討した。ランタイム最適化については、FPGA の動的再構成の機構を用いる手法の検討を行った。とくに、内臓プロセッサの命令実行中に、その命令に対応する演算器を動的に構築し、ループに対応する命令列を検出して、データを動的に構築した演算系に通す手法の検討およびプロトタイプの構築を行った。これはハードウェアの高位合成をアセンブラレベルから動的に行う手法であるが、ループの検出部およびデータを新たに構築した演算系に流す手法、およびFPGA の動的再構成を高速に行う手法を検討する必要がある。また、演算系の最適化も今後の課題であり、メモリを用いた算術演算の効率化および低電力化や複数の加算を連続して行うマルチオペランド加算の最適化などの最適化の研究を行った。エラー情報の暗号化および情報漏洩の耐タンパ性についても検討を行い、スキャンパスがある場合の耐タンパ性について議論を行った。

  • 論理制御値を用いたVLSIの電力・遅延最適化

    2009年  

     概要を見る

    論理制御値を用いたVLSIの電力・遅延の最適化というテーマで、VLSI ゲートレベル回路の最適化の研究を行った。まず遅延の最適化に関しては、パイプライン回路の自動生成の研究を行い、FPGA 向けのパイプライン合成手法の提案を行い、加算回路や乗算回路で2段のパイプラインで1.8倍のクロック周波数を得られるという結果を得た。アルゴリズムおよび実験結果は、情報処理学会SLDM研究会およびASP_DACの Student Forum で口頭発表を行った。つぎに、電力の最適化に関しては、論理素子の制御値でパワーを停止する細粒度のパワーゲーティング手法を提案し、制御信号の制御値確率とそれで停止できるゲート数の積を評価し、評価値の大きい順にパワーゲーティングを挿入するアルゴリズムで、平均15%程度の電力削減効果を得た。研究成果は電子情報通信学会の英文論文誌に掲載された。さらに、順序回路のレジスタのクロックを停止して動的電力を削減するクロックゲーティング手法の最適共有の研究を行い、カウンタや ISCAS 89 ベンチマーク回路に適用して効果を確認した。研究成果は、2010年5月の情報処理学会SLDM研究会で口頭発表の予定である。

全件表示 >>

 

現在担当している科目 【 表示 / 非表示

全件表示 >>