経歴
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2002年-継続中
早稲田大学教授
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1993年-2002年
奈良先端科学技術大学院大学 助教授
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1985年-1993年
神戸大学工学部 助手
2024/12/21 更新
早稲田大学教授
奈良先端科学技術大学院大学 助教授
神戸大学工学部 助手
京都大学 工学研究科 博士課程
京都大学 工学研究科 情報工学専攻
京都大学 工学部 情報工学専攻
ACM
情報処理学会
電子情報通信学会
IEEE
第14回複合情報技術の合成とシステム統合に関するワークショップ
第15回複合情報技術の合成とシステム統合に関するワークショップ
電子情報通信学会 VLSI 設計技術委員会
情報処理学会
計算機遠洋設計に関する国際会議
アジアおよび南太平洋設計自動化会議
計算機ハードウェアの設計と検証、設計自動化、ハードウエア設計、電子デバイス・集積回路、回路設計・CAD
編集活動感謝状
2012年09月
日経 BP 社, LSI IP デザインアワード, IP 賞
2000年
Asian South-Pacific Design Automation Conference, University LSI Design Contest
2000年
日経 BP 社, LSI IP デザインアワード, IP 賞
1999年
情報処理学会 全国大会 第45回 奨励賞
1993年03月
Jie Li, Yi Guo, Shinji Kimura
2020 IEEE Region 10 Conference(TENCON) 1311 - 1316 2020年
Approximate FPGA-Based Multipliers Using Carry-Inexact Elementary Modules.
Yi Guo, Heming Sun, Ping Lei, Shinji Kimura
IEICE Trans. Fundam. Electron. Commun. Comput. Sci. 103-A ( 9 ) 1054 - 1062 2020年
Small-Area and Low-Power FPGA-Based Multipliers using Approximate Elementary Modules.
Yi Guo, Heming Sun, Shinji Kimura
Proc. of ASP-DAC 2020 599 - 604 2020年 [査読有り]
Energy-Efficient and High-Speed Approximate Signed Multipliers with Sign-Focused Compressors.
Yi Guo, Heming Sun, Shinji Kimura
Proc. of 2019 32nd IEEE International System-on-Chip Conference (SOCC) 330 - 335 2019年 [査読有り]
Approximate Multiplier Using Reordered 4-2 Compressor with OR-based Error Compensation.
Yufeng Xu, Yi Guo, Shinji Kimura
Proc. of 2019 IEEE 13th International Conference on ASIC (ASICON) 1 - 4 2019年 [査読有り]
Approximate DCT Design for Video Encoding Based on Novel Truncation Scheme.
Heming Sun, Zhengxue Cheng, Amir Masoud Gharehbaghi, Shinji Kimura, Masahiro Fujita
IEEE Trans. Circuits Syst. I Regul. Pap. 66-I ( 4 ) 1517 - 1530 2019年 [査読有り]
Design of Low-Cost Approximate Multipliers Based on Probability-Driven Inexact Compressors.
Yi Guo, Heming Sun, Ping Lei, Shinji Kimura
IEICE Trans. Fundam. Electron. Commun. Comput. Sci. 102-A ( 12 ) 1781 - 1791 2019年 [査読有り]
Design of Power and Area Efficient Lower-Part-OR Approximate Multiplier.
Yi Guo, Heming Sun, Shinji Kimura
TENCON 2018 - 2018 IEEE Region 10 Conference(TENCON) 2110 - 2115 2018年 [査読有り]
Zhenhao Liu, Yi Guo, Xiaoting Sun, Shinji Kimura
TENCON 2018 - 2018 IEEE Region 10 Conference(TENCON) 545 - 550 2018年 [査読有り]
Sparseness Ratio Allocation and Neuron Re-pruning for Neural Networks Compression.
Li Guo 0006, Dajiang Zhou, Jinjia Zhou, Shinji Kimura
IEEE International Symposium on Circuits and Systems(ISCAS) 1 - 5 2018年 [査読有り]
Embedded Frame Compression for Energy-Efficient Computer Vision Systems.
Li Guo 0006, Dajiang Zhou, Jinjia Zhou, Shinji Kimura
IEEE International Symposium on Circuits and Systems(ISCAS) 1 - 5 2018年 [査読有り]
Xiaoting Sun, Yi Guo, Zhenhao Liu, Shinji Kimura
25th IEEE International Conference on Electronics, Circuits and Systems(ICECS) 777 - 780 2018年 [査読有り]
Canran Jin, Heming Sun, Shinji Kimura
23rd Asia and South Pacific Design Automation Conference(ASP-DAC) 190 - 195 2018年 [査読有り]
Zhifeng Zhang, Dajiang Zhou, Shihao Wang, Shinji Kimura
23rd Asia and South Pacific Design Automation Conference(ASP-DAC) 184 - 189 2018年 [査読有り]
Low-Cost Approximate Multiplier Design using Probability-Driven Inexact Compressors.
Yi Guo, Heming Sun, Li Guo 0006, Shinji Kimura
2018 IEEE Asia Pacific Conference on Circuits and Systems(APCCAS) 291 - 294 2018年 [査読有り]
Towards Ultrasound Everywhere: A Portable 3D Digital Back-End Capable of Zone and Compound Imaging.
Aya Ibrahim, Shuping Zhang, Federico Angiolini, Marcel Arditi, Shinji Kimura, Satoshi Goto, Jean-Philippe Thiran, Giovanni De Micheli
IEEE Trans. Biomed. Circuits Syst. 12 ( 5 ) 968 - 981 2018年 [査読有り]
Lossy Compression for Embedded Computer Vision Systems.
Li Guo 0006, Dajiang Zhou, Jinjia Zhou, Shinji Kimura, Satoshi Goto
IEEE Access 6 39385 - 39397 2018年 [査読有り]
A Variable-Clock-Cycle-Path VLSI Design of Binary Arithmetic Decoder for H.265/HEVC.
Jinjia Zhou, Dajiang Zhou, Shuping Zhang, Shinji Kimura, Satoshi Goto
IEEE Trans. Circuits Syst. Video Technol. 28 ( 2 ) 556 - 560 2018年
Development of TOF-PET using Compton scattering by plastic scintillators
Kuramoto, M, Nakamori, T, Kimura, S, Gunji, S, Takakura, M, Kataoka, J
Nuclear Instruments and Methods in Physics Research, Section A: Accelerators, Spectrometers, Detectors and Associated Equipment 845 668 - 672 2017年02月
Distortion Control and Optimization for Lossy Embedded Compression in Video Codec System
GUO Li, ZHOU Dajiang, KIMURA Shinji, GOTO Satoshi
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences 100 ( 11 ) 2416 - 2424 2017年
A 7-Die 3D Stacked 3840×2160@120 fps Motion Estimation Processor
ZHANG Shuping, ZHOU Jinjia, ZHOU Dajiang, KIMURA Shinji, GOTO Satoshi
IEICE Transactions on Electronics 100-C ( 3 ) 223 - 231 2017年 [査読有り]
Accelerating HEVC Inter Prediction with Improved Merge Mode Handling.
Zhengxue Cheng, Heming Sun, Dajiang Zhou, Shinji Kimura
IEICE Trans. Fundam. Electron. Commun. Comput. Sci. 100-A ( 2 ) 546 - 554 2017年 [査読有り]
An 8K H.265/HEVC Video Decoder Chip With a New System Pipeline Design.
Dajiang Zhou, Shihao Wang, Heming Sun, Jian-Bin Zhou, Jiayi Zhu, Yijin Zhao, Jinjia Zhou, Shuping Zhang, Shinji Kimura, Takeshi Yoshimura, Satoshi Goto
J. Solid-State Circuits 52 ( 1 ) 113 - 126 2017年 [査読有り]
A-6-3 金属原子移動型スイッチFPGAの再構成時における配線スイッチの書き換え削減(A-6.VLSI設計技術,一般セッション)
青木 晃平, 柳澤 政生, 木村 晋二
電子情報通信学会基礎・境界ソサイエティ/NOLTAソサイエティ大会講演論文集 2016 77 - 77 2016年03月
A 4Gpixel/s 8/10b H.265/HEVC Video Decoder Chip for 8K Ultra HD Applications
Dajiang Zhou, Shihao Wang, Heming Sun, Jianbin Zhou, Jiayi Zhu, Yijin Zhao, Jinjia Zhou, Shuping Zhang, Shinji Kimura, Takeshi Yoshimura, Satoshi Goto
2016 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE (ISSCC) 59 266 - U369 2016年 [査読有り]
CNN-MERP: An FPGA-Based Memory-Efficient Reconfigurable Processor for Forward and Backward Propagation of Convolutional Neural Networks
Xushen Han, Dajiang Zhou, Shihao Wang, Shinji Kimura
PROCEEDINGS OF THE 34TH IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN (ICCD) 320 - 327 2016年 [査読有り]
順序回路の時間展開に基づくクロックゲーティング制御信号抽出手法
後藤 智哉, 樋口 耕平, 柳澤 政生, 木村 晋二
情報処理学会研究報告. SLDM, [システムLSI設計技術] 2015 ( 6 ) 1 - 6 2015年05月
A Bit-Write Reduction Method based on Error-Correcting Codes for Non-Volatile Memories
Masashi Tawada, Shinji Kimura, Masao Yanagisawa, Nozomu Togawa
2015 20TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC) 496 - 501 2015年 [査読有り]
ECC-Based Bit-Write Reduction Code Generation for Non-Volatile Memory
TAWADA Masashi, KIMURA Shinji, YANAGISAWA Masao, TOGAWA Nozomu
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences 98 ( 12 ) 2494 - 2504 2015年
Low-Power Motion Estimation Processor with 3D Stacked Memory
ZHANG Shuping, ZHOU Jinjia, ZHOU Dajiang, KIMURA Shinji, GOTO Satoshi
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences 98 ( 7 ) 1431 - 1441 2015年
不揮発メモリの書き込み削減手法のための小面積なエンコーダ/デコーダ回路構成(設計手法(2),デザインガイア2014-VLSI設計の新しい大地-)
多和田 雅師, 木村 晋二, 柳澤 政生, 戸川 望
電子情報通信学会技術研究報告. VLD, VLSI設計技術 114 ( 328 ) 227 - 232 2014年11月
AN AREA-EFFICIENT 4/8/16/32-POINT INVERSE DCT ARCHITECTURE FOR UHDTV HEVC DECODER
Heming Sun, Dajiang Zhou, Jiayi Zhu, Shinji Kimura, Satoshi Goto
2014 IEEE VISUAL COMMUNICATIONS AND IMAGE PROCESSING CONFERENCE 197 - 200 2014年 [査読有り]
Fast SAO Estimation Algorithm and Its Implementation for 8K×4K @ 120 FPS HEVC Encoding
ZHU Jiayi, ZHOU Dajiang, KIMURA Shinji, GOTO Satoshi
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences 97 ( 12 ) 2488 - 2497 2014年
差分を用いた不揮発メモリの書込み回数削減による低電力回路設計(性能・製造性考慮手法,FPGA応用及び一般)
篠原 寛行, 柳澤 政生, 木村 晋二
電子情報通信学会技術研究報告. VLD, VLSI設計技術 113 ( 416 ) 167 - 172 2014年01月
書込み電力最小カット部探索とそれを用いた不揮発論理回路の低電力化(低消費電力技術,デザインガイア2013-VLSI設計の新しい大地-)
糸井 優大, 木村 晋二
電子情報通信学会技術研究報告. VLD, VLSI設計技術 113 ( 320 ) 147 - 152 2013年11月
不揮発メモリを対象とした書き込み削減手法のエネルギー評価(低消費電力技術,デザインガイア2013-VLSI設計の新しい大地-)
多和田 雅師, 木村 晋二, 柳澤 政生, 戸川 望
電子情報通信学会技術研究報告. VLD, VLSI設計技術 113 ( 320 ) 141 - 146 2013年11月
書込み電力最小カット部探索とそれを用いた不揮発論理回路の低電力化(低消費電力技術,デザインガイア2013-VLSI設計の新しい大地-)
糸井 優大, 木村 晋二
電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 113 ( 321 ) 147 - 152 2013年11月
Energy Consumption Evaluation for Two-Level Cache with Non-Volatile Memory Targeting Mobile Processors
Shota Matsuno, Masashi Tawada, Masao Yanagisawa, Shinji Kimura, Tadahiko Sugibayashi, Nozomu Togawa
IEEK Transactions on Smart Processing and Computing Vol. 2 ( No. 4 ) 226 - 239 2013年08月
フィルタ向け定数乗算のメモリベース実現による低電力化(システムと信号処理及び一般)
樺沢 皓介, 杉林 直彦, 柳澤 政生, 木村 晋二
電子情報通信学会技術研究報告. VLD, VLSI設計技術 113 ( 119 ) 101 - 106 2013年07月
最大ハミング距離を制限した符号とこれを用いた不揮発メモリの書き込み削減手法(システムと信号処理及び一般)
多和田 雅師, 木村 晋二, 柳澤 政生, 戸川 望
電子情報通信学会技術研究報告. VLD, VLSI設計技術 113 ( 119 ) 95 - 100 2013年07月
IL1およびIL2キャッシュに不揮発メモリを利用した二階層キャッシュにおける消費エネルギーの評価(システムと信号処理及び一般)
松野 翔太, 多和田 雅師, 柳澤 政生, 木村 晋二, 戸川 望, 杉林 直彦
電子情報通信学会技術研究報告. VLD, VLSI設計技術 113 ( 119 ) 89 - 94 2013年07月
A-3-7 差分を用いた不揮発メモリの書き込み回数削減(A-3.VLSI設計技術)
篠原 寛行, 柳澤 政夫, 木村 晋二
電子情報通信学会総合大会講演論文集 2013 67 - 67 2013年03月
Energy Evaluation for Two-level On-chip Cache with Non-Volatile Memory on Mobile Processors
Shota Matsuno, Masashi Tawada, Masao Yanagisawa, Shinji Kimura, Nozomu Togawa, Tadahiko Sugibayashi
2013 IEEE 10TH INTERNATIONAL CONFERENCE ON ASIC (ASICON) 2013年 [査読有り]
最大フロー最小カット定理を用いた不揮発レジスタの書込み削減
糸井 優大, 木村 晋二
電子情報通信学会技術研究報告. ICD, 集積回路 112 ( 247 ) 101 - 106 2012年10月
Multi-Stage Power Gating Based on Controlling Values of Logic Gates
Yu Jin, Shinji Kimura
Proc. IEEE International Symposium on ASIC (ASICON) 87 - 90 2011年10月
Low Power LSI Design Methods Based on Gating Technology
Shinji Kimura
Keynote Speech of IEEE International Conference on ASIC (ASICON) 2011年10月
Comparison of Optimized Multi-Stage Clock Gating with Structural Gating Approach
Xin Man, Shinji Kimura
2011 IEEE REGION 10 CONFERENCE TENCON 2011 651 - 656 2011年 [査読有り]
Acceleration of a SAT Based Solver for Minimum Cost Satisfiability Problems Us ing Optimized Boolean Constraint Propagation
Xin Zhang, Peilin Liu, Shinji Kimura
Proc. of 16th Workshop on Synthesis And System Integration of Mixed Information Technologies 365 - 370 2010年10月
The Sizing of Sleep Transistors In Controlling Value Based Power Gating
Lei Chen, Shinji Kimura
Proc. of 16th Workshop on Synthesis And System Integration of Mixed Information Technologies 202 - 207 2010年10月
自動クロックゲーティング生成における電力最適化制御信号選択手法
満 欣, 堀山 貴史, 木村 晋二
研究報告システムLSI設計技術(SLDM) 2010 ( 1 ) 1 - 6 2010年05月
Multi-Operand Adder Synthesis on FPGAs Using Generalized Parallel Counters
Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga
2010 15TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC 2010) 332 - + 2010年 [査読有り]
Framework for Parallel Prefix Adder Synthesis Considering Switching Activities
Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga
IPSJ Trans. SLDM 212 - 221 2009年08月
Automatic pipeline generation for fpga-based prototyping
W. Xing, K. Zheng, T. Kimura, S. Kuromaru, K. Kai, S. Kimura
Proc. 15th Workshop on Synthesis And System Integration of Mixed Information technologies 155 - 160 2009年03月
Assertion checker synthesis for FPGA emulation
C. Zang, Q. Wei, S. Kimura
Proc. 15th Workshop on Synthesis And System Integration of Mixed Information technologies 149 - 154 2009年03月
Fine-Grained Power Gating Based on the Controlling Value of Logic Elements
Lei Chen, Takashi Horiyama, Yuichi Nakamura, Shinji Kimura
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E91A ( 12 ) 3531 - 3538 2008年12月 [査読有り]
Efficient Hybrid Grid Synthesis Method Based on Genetic Algorithm for Power/Ground Network Optimization with Dynamic Signal Consideration
Yun Yang, Shinji Kimura
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E91A ( 12 ) 3431 - 3442 2008年12月 [査読有り]
FPGA prototyping of a simultaneous multithreading processor
C. Zang, S. Imai, S. Kimur
Proc. 21th Workshop on Circuits and Systems in Karuizaw 219 - 224 2008年04月
The Optimal Architecture Design of Two-Dimensional Matrix Multiplication
Y. Yang, S. Kimura
IEICE Trans. Fundamentals E91-A ( 4 ) 1101 - 1111 2008年04月
Synthesis of Parallel Prefix Adders Considering Switching Activities
Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga
2008 IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN 404 - + 2008年 [査読有り]
Resynthesis Method for Circuit Acceleration on LUT-based FPGA
Weijie Xing, Takashi Horiyama, Shunichi Kuromaru, Tomoo Kimura, Shinji Kimura
Proceedings of 14th Workshop on Synthesis And System Integration of Mixed Information technologies 375 - 380 2007年10月
Active Mode Leakage Power Reduction Based on the Controlling Value of Logic Gates
Lei Chen, Shinji Kimura
Proceedings of 14th Workshop on Synthesis And System Integration of Mixed Information technologies 266 - 271 2007年10月
Power-Conscious Synthesis of Parallel Prefix Adders under Bitwise Timing Constraints
Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga
Proceedings of 14th Workshop on Synthesis And System Integration of Mixed Information technologies 7 - 14 2007年10月
Optimal planar jumping systolic array design for matrix multiplication
Yun Yang, Shinji Kimura
Proceedings of 20th Workshop on Circuits and Systems in Karuizawa 343 - 348 2007年04月
Issue Mechanism for Embedded Simultaneous Multithreading Processor
Chengjie Zang, Shigeki Imai, Shinji Kimura
Proceedings of 20th Workshop on Circuits and Systems in Karuizawa 325 - 330 2007年04月
Coverage estimation using transition perturbation for symbolic model checking in hardware verification
Xingwen Xu, Shinji Kimura, Kazunari Horikawa, Takehiko Tsuchiya
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E89A ( 12 ) 3451 - 3457 2006年12月 [査読有り]
Bit-length optimization method for high-level synthesis based on non-linear programming technique
Nobuhiro Doi, Takashi Horiyama, Masaki Nakanishi, Shinji Kimura
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E89A ( 12 ) 3427 - 3434 2006年12月 [査読有り]
An Efficient Instruction Issue Mechanism for Simultaneous Multithreading Microprocessor
Taeseok Jeong, Chengjie Zang, Shinji Kimura
Proc. International SoC Design Conference (ISOCC2006) 533 - 536 2006年10月
Performance and Energy Efficient Data Cache Architecture for Embedded Simultaneous Multithreading Microprocessor
Chengjie Zang, Shigeki Imai, Shinji Kimura
International SoC Design Conference (ISOCC2006) 351 - 354 2006年10月
Performance and Energy Efficient Data Cache Architecture for Embedded Simultaneous Multithreading Microprocessor
Chengjie Zang, Shigeki Imai, Shinji Kimura
Proceedings of 13th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI2006) 268 - 273 2006年04月
Selective low-care coding: A means for test data compression in circuits with multiple scan chains
Youhua Shi, Nozomu Togawa, Shinji Kimura, Masao Yanagisawa, Tatsuo Ohtsuki
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E89-A ( 4 ) 996 - 1003 2006年 [査読有り]
FCSCAN: An efficient multiscan-based test compression technique for test cost reduction
Youhua Shi, Nozomu Togawa, Shinji Kimura, Masao Yanagisawa, Tatsuo Ohtsuki
ASP-DAC 2006: 11TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE, PROCEEDINGS 653 - 658 2006年 [査読有り]
Transition-based coverage estimation for symbolic model checking
Xingwen Xu, Shinji Kimura, Kazunari Horikawa, Takehiko Tsuchiya
ASP-DAC 2006: 11TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE, PROCEEDINGS 1 - 6 2006年 [査読有り]
Functional State Coverage Estimation for CTL Model Checking
Xingwen Xu, Shinji Kimura, Kazunari Horikawa, Takehiko Tsuchiya
Proceeding of the 20th International Technical Conference on Circuits/Systems, Computers and Communications(ITC-CSCC2005) 1 - 2 2005年07月
Extended abstract: Transition traversal coverage estimation for symbolic model checking
XW Xu, S Kimura, K Horikawa, T Tsuchiya
THIRD ACM & IEEE INTERNATIONAL CONFERENCE ON FORMAL METHODS AND MODELS FOR CO-DESIGN, PROCEEDINGS 259 - 260 2005年 [査読有り]
Duplicated register file design for embedded simultaneous multithreading microprocessor
C Zang, S Imai, S Kimura
2005 6th International Conference on ASIC Proceedings, Books 1 and 2 160 - 163 2005年 [査読有り]
Transition traversal coverage estimation for symbolic model checking
XW Xu, S Kimura, K Horikawa, T Tsuchiya
2005 6TH INTERNATIONAL CONFERENCE ON ASIC PROCEEDINGS, BOOKS 1 AND 2 850 - 853 2005年 [査読有り]
A selective scan chain reconfiguration through run-length coding for test data compression and scan power reduction
Y Shi, S Kimura, M Yanagisawa, T Ohtsuki
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E87A ( 12 ) 3208 - 3215 2004年12月 [査読有り]
A hybrid dictionary test data compression for multiscan-based designs
Y Shi, S Kimura, M Yanagisawa, T Ohtsuki
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E87A ( 12 ) 3193 - 3199 2004年12月 [査読有り]
Efficient Hardware Architecture of a New Simple Public-Key Cryptosystem for Real-Time Data Processing
C. Jin, N. Doi, H. Tanaka, S. Imai, S. Kimura
Proc. of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'2004) 107 - 112 2004年10月
An Optimization Method in Floating-point to Fixed-point Conversion using Positive and Negative Error Analysis and Sharing of Operations
N. Doi, T. Horiyama, M.Nakanishi, S.Kimura
Proc. of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI'2004) 466 - 471 2004年10月
Reconfigurable Architecture for Bit-Level Data Processing
S. Kimura
Invited Talk of The 1st Silicon-Seabelt Workshop on VLSI Designs in National Taiwan University 2004年04月
Alternative run-length coding through scan chain reconfiguration for joint minimization of test data volume and power consumption in scan test
Youhua Shi, Shinji Kimura, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proceedings of the Asian Test Symposium 432 - 437 2004年 [査読有り]
Minimization of fractional wordlength on fixed-point conversion for high-level synthesis
N Doi, T Horiyama, M Nakanishi, S Kimura
ASP-DAC 2004: PROCEEDINGS OF THE ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE 80 - 85 2004年 [査読有り]
Reducing test data volume for multiscan-based designs through single/sequence mixed encoding
Y Shi, S Kimura, N Togawa, M Yanagisawa, T Ohtsuki
2004 47TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL II, CONFERENCE PROCEEDINGS 445 - 448 2004年 [査読有り]
A built-in reseeding technique for LFSR-based test pattern generation
Y Shi, Z Zhang, S Kimura, M Yanagisawa, T Ohtsuki
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E86A ( 12 ) 3056 - 3062 2003年12月 [査読有り]
Bit Length Optimization of Fractional Part on Floating to Fixed Point Conversion for High Level Synthesis
N. Doi, T. Horiyama, N. Nakanishi, S. Kimura, K. Watanabe
IEICE Trans. Fundamentals Vol. E86-A ( No. 12 ) 3176 - 3183 2003年12月
Bit Length Optimization in High Level Synthesis Based on Analytical Methods (Invited Talk)
Shinji Kimura, Nobuhiro Doi
System on Chip Design Automation Conference 2003 at Korea 2003年11月
Bit Length Optimization of Fractional Parts on Floating to Fixed Point Conversion fro High-Level Synthesis
Nobuhiro Doi, Takashi Horiyama, Masaki Nakanishi, Shinji Kimura, Katsumasa Watanabe
Proc. of the Workshop on Synthesis and System Integration of Mixed Information technologies 129 - 136 2003年04月
An on-chip high speed serial communication method based on independent ring oscillators
S Kimura, T Hayakawa, T Horiyama, M Nakanishi, K Watanabe
2003 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE: DIGEST OF TECHNICAL PAPERS 46 ( 22.3 ) 390 - 391 2003年 [査読有り]
Look up table compaction based on folding of logic functions
S Kimura, A Ishii, T Horiyama, M Nakanishi, H Kajihara, K Watanabe
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E85A ( 12 ) 2701 - 2707 2002年12月 [査読有り]
Folding of logic functions and its application to look up table compaction
S Kimura, T Horiyama, M Nakanishi, H Kajihara
IEEE/ACM INTERNATIONAL CONFERENCE ON CAD-02, DIGEST OF TECHNICAL PAPERS 694 - 697 2002年 [査読有り]
A Real-Time User-Independent Eye Tracking LSI with Environment Adaptability
K. Nakamura, M. Nakanishi, T. Horiyama, M. Suzuki, S. Kimura, K. Watanabe
In Proc. of the 10th Workshop on Synthesis And System Integration of Mixed Technologies (SASIMI 2001) 357 - 361 2001年10月
A New Symbolic Image Computation Algorithm Based on BDD Constrain Operator
S. Kimura, D. Dill, S. G. Govindaraju
In Proc. of the 10th Workshop on Synthesis And System Integration of Mixed Technologies (SASIMI 2001) 167 - 171 2001年10月
Speech recognition chip for monosyllables
K Nakamura, Q Zhu, S Maruoka, T Horiyama, S Kimura, K Watanabe
PROCEEDINGS OF THE ASP-DAC 2001: ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE 2001 396 - 399 2001年 [査読有り]
A real-time 64-monosyllable recognition LSI with learning mechanism
K Nakamura, Q Zhu, S Maruoka, T Horiyama, S Kimura, K Watanabe
PROCEEDINGS OF THE ASP-DAC 2001: ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE 2001 31 - 32 2001年 [査読有り]
Multi-cycle path detection based on propositional satisfiability with CNF simplification using adaptive variable insertion
K Nakamura, S Maruoka, S Kimura, K Watanabe
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E83A ( 12 ) 2600 - 2607 2000年12月 [査読有り]
Robust heuristics for multi-level logic simplification considering local circuit structure
Q Zhu, Y Matsunaga, S Kimura, K Watanabe
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E83A ( 12 ) 2520 - 2527 2000年12月 [査読有り]
Robust Heuristics for Multi-Level Logic Simplification Considering Local Circuit Structure
Q. Zhu, Y. Matsunaga, S. Kimura, K. Watanabe
In Proc. of the 9th Workshop on Synthesis And System Integration of Mixed Technologies (SASIMI 2000) 299 - 306 2000年04月
Exact minimization of free BDDs and its application to pass-transistor logic optimization
K Takagi, H Hatakeda, S Kimura, K Watanabe
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E82A ( 11 ) 2407 - 2413 1999年11月 [査読有り]
Hardware synthesis from C programs with estimation of bit length of variables
O Ogawa, K Takagi, Y Itoh, S Kimura, K Watanabe
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E82A ( 11 ) 2338 - 2346 1999年11月 [査読有り]
Multi-Level Logic Simplification using Statisfiability Don't Cares
Q.Zhu, Y.Matsunaga, S.Kimura, K.Watanabe
Proceedings of Asia Pacific Conference on cHip Design Languages 127 - 131 1999年10月
Timing verification of sequential logic circuits based on controlled multi-clock path analysis
K Nakamura, S Kimura, K Takagi, K Watanabe
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E81A ( 12 ) 2515 - 2520 1998年12月
システムLSI設計工学
藤田昌宏, 梶原誠司, 木村晋二, 高田宏章, 浜口清治, 冨山宏之
オーム社 2006年10月 ISBN: 4274202976
再構成アクセラレータのための近似最適化手法
日本学術振興会 科学研究費助成事業
研究期間:
木村 晋二, 戸川 望, 孫 鶴鳴
攻撃に耐性を持つ機械学習モデルによる設計工程ハードウェアトロイ検知
日本学術振興会 科学研究費助成事業
研究期間:
戸川 望, 木村 晋二
サテライトコンピューティングシステムの信頼性と高性能化
日本学術振興会 科学研究費助成事業
研究期間:
木村 晋二, MEYER MICHAEL
機械学習による集積回路設計データ中のハードウェアトロイ検知
日本学術振興会 科学研究費助成事業
研究期間:
戸川 望, 木村 晋二
再構成アクセラレータにおけるデータ形式最適化と精度保証
研究期間:
超微細加工技術にも適応する抽象LSIモデルの構築と高位・物理 統合化LSI合成技術
科学研究費助成事業(早稲田大学) 科学研究費助成事業(基盤研究(B))
研究期間:
戸川 望, 木村 晋二
超大規模LSI設計・実装技術の研究
日本学術振興会 科学研究費助成事業
研究期間:
後藤 敏, 吉村 猛, 木村 晋二
類似度を考慮した等価論理を用いたハードウェアの高位設計検証手法の研究
日本学術振興会 科学研究費助成事業
研究期間:
木村 晋二
プログラムを仕様とするハードウェアの設計検証手法
日本学術振興会 科学研究費助成事業
研究期間:
木村 晋二
高性能プロセッサの設計技術に関する研究
研究期間:
フレキシブルIPの形式的検証技術の研究
研究期間:
IPベースシステムLSI設計技術の研究
研究期間:
環境適応型のハードウェアとソフトウェアの構成手法に関する研究
日本学術振興会 科学研究費助成事業
研究期間:
渡邉 勝正, 堀山 貴史, 高木 一義, 木村 晋二, 中西 正樹
内部構造が可変な汎用コプロセッサシステムおよびその最適化コンパイラに関する研究
日本学術振興会 科学研究費助成事業
研究期間:
渡邊 勝正, 高木 一義, 國島 丈生, 木村 晋二
二分決定グラフを用いた論理回路の自動合成に関する研究
日本学術振興会 科学研究費助成事業
研究期間:
木村 晋二
複数個のプロセッサを用いたディジタル制御器の構成と同期制御に関する研究
日本学術振興会 科学研究費助成事業
研究期間:
羽根田 博正, 木村 晋二, 太田 有三
二分決定グラフの並列構成アルゴリズムおよびその設計検証への応用に関する研究
日本学術振興会 科学研究費助成事業
研究期間:
木村 晋二
集合の演算とそのロバスト制御系のCADへの応用に関する研究
日本学術振興会 科学研究費助成事業
研究期間:
太田 有三, 木村 晋二, 羽根田 博正
マイクロプロセッサ制御精密交流サーボ系の計算機援用設計(CAD)手法に関する研究
日本学術振興会 科学研究費助成事業
研究期間:
羽根田 博正, 木村 晋二
コンテンフに適応する発展的ソフトウェアの構成法
順序機械の設計検証のための暗黙状態数え上げの並列化に関する研究
超並列アルゴリズム設計のためのデータ構造と計算モデルに関する研究
パイプライン処理の形式的並列設計検証手法に関する研究
論理回路の縮約モデルの自動抽出とそれを用いた大規模論理回路の設計検証に関する研究
論理回路の合成手法および最適化手法の高速化に関する研究
コンテンツに適応する発展的ソフトウェアの構成法
多数決関数を用いた並列プレフィックス加算器の実現と最適化 (ディペンダブルコンピューティング) -- (デザインガイア2017 : VLSI設計の新しい大地)
松本 大輝, 柳澤 政生, 木村 晋二
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117 ( 274 ) 109 - 114 2017年11月
多数決関数を用いた並列プレフィックス加算器の実現と最適化 (VLSI設計技術) -- (デザインガイア2017 : VLSI設計の新しい大地)
松本 大輝, 柳澤 政生, 木村 晋二
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117 ( 273 ) 109 - 114 2017年11月
High Accuracy 8×8 Approximate Multiplier based on OR Operation (VLSI設計技術)
GUO Yi, SUN Heming, JIN Canran, KIMURA Shinji
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116 ( 478 ) 19 - 24 2017年03月
HAN Xushen, ZHOU Dajiang, KIMURA Shinji
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116 ( 21 ) 47 - 52 2016年05月
冗長符号化を用いたマルチレベルセル不揮発性メモリ書き込み量削減 (VLSI設計技術)
多和田 雅師, 木村 晋二, 柳澤 政生
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 ( 398 ) 221 - 225 2016年01月
後方順序的クロックゲーティング自動挿入のための制御信号抽出手法 (VLSI設計技術)
後藤 智哉, 柳澤 政生, 木村 晋二
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 ( 398 ) 97 - 102 2016年01月
回路面積を考慮した不揮発性メモリ書き込み削減符号生成手法 (VLSI設計技術)
多和田 雅師, 木村 晋二, 柳澤 政生
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 ( 338 ) 249 - 253 2015年12月
不揮発メモリの書き込み削減手法のための小面積なエンコーダ/デコーダ回路構成
多和田 雅師, 木村 晋二, 柳澤 政生, 戸川 望
研究報告システムとLSIの設計技術(SLDM) 2014 ( 35 ) 1 - 6 2014年11月
RISCプロセッサの内部レジスタの不揮発化に向けた書き込み削減手法 (システム数理と応用)
後藤 智哉, 柳澤 政生, 木村 晋二
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114 ( 125 ) 213 - 218 2014年07月
多和田 雅師, 木村 晋二, 柳澤 政生, 戸川 望
研究報告システムLSI設計技術(SLDM) 2013 ( 26 ) 1 - 6 2013年11月
岡田 直也, 中村 祐一, 木村 晋二
電子情報通信学会技術研究報告. VLD, VLSI設計技術 112 ( 71 ) 13 - 18 2012年05月
A-3-10 状態遷移の解析に基づく書込み制御回路の検討(A-3.VLSI設計技術,一般セッション)
岡田 直也, 中村 祐一, 木村 晋二
電子情報通信学会総合大会講演論文集 2012 94 - 94 2012年03月
A-3-8 メモリを用いた算術演算回路のFPGA実現とその電力評価(A-3.VLSI設計技術,一般セッション)
余 心牧, 浜口 清治, 木村 晋二
電子情報通信学会総合大会講演論文集 2012 92 - 92 2012年03月
一般化並列カウンタを用いたマルチオペランド加算器合成問題のILPによる定式化
松永 多苗子, 木村 晋二, 松永 裕介
電子情報通信学会技術研究報告. VLD, VLSI設計技術 111 ( 40 ) 39 - 44 2011年05月
次状態関数処理に基づく高速不揮発メモリに対する書き込み最適化
岡田 直也, 中村 祐一, 木村 晋二
電子情報通信学会技術研究報告. VLD, VLSI設計技術 110 ( 432 ) 165 - 170 2011年02月
キャリーチェインを用いたマルチオペランド加算器のFPGA向け低電力合成手法 (コンピュータシステム)
松永 多苗子, 木村 晋二, 松永 裕介
電子情報通信学会技術研究報告 110 ( 361 ) 93 - 98 2011年01月
キャリーチェインを用いたマルチオペランド加算器のFPGA向け低電力合成手法 (リコンフィギャラブルシステム)
松永 多苗子, 木村 晋二, 松永 裕介
電子情報通信学会技術研究報告 110 ( 362 ) 93 - 98 2011年01月
キャリーチェインを用いたマルチオペランド加算器のFPGA向け低電力合成手法 (VLSI設計技術)
松永 多苗子, 木村 晋二, 松永 裕介
電子情報通信学会技術研究報告 110 ( 360 ) 93 - 98 2011年01月
キャリーチェインを用いたマルチオペランド加算器のFPGA向け低電力合成手法
松永 多苗子, 木村 晋二, 松永 裕介
研究報告システムLSI設計技術(SLDM) 2011 ( 16 ) 1 - 6 2011年01月
マルチステージクロックゲーティングにおけるクロック制御回路の共有について
満 欣, 堀山 貴史, 木村 智生, 甲斐 康司, 木村 晋二
電子情報通信学会技術研究報告. VLD, VLSI設計技術 110 ( 316 ) 185 - 190 2010年11月
未来を切り拓く最先端 VLSI テクノロジー : 1.メディア処理における超低消費電力SoC技術
後藤 敏, 池永 剛, 吉村 猛, 木村 晋二, 戸川 望
情報処理 51 ( 7 ) 837 - 845 2010年07月
自動パイプライン化を用いた FPGA におけるプロトタイピングの高速化
鄭 カイ, シンウェイジェイ, 木村 智生, 甲斐 康司, 九黒丸 俊一, 木村 晋二
研究報告システムLSI設計技術(SLDM) 2009 ( 4 ) 1 - 6 2009年05月
Lei Chen, Shinji Kimura
研究報告システムLSI設計技術(SLDM) 2009 ( 5 ) 1 - 6 2009年05月
松永 多苗子, 木村 晋二, 松永 裕介
電子情報通信学会技術研究報告. IE, 画像工学 108 ( 229 ) 59 - 63 2008年09月
Fine-grained power gating based on the controlling value of logic gates (VLSI設計技術)
Chen Lei, Horiyama Takashi, Nakamura Yuichi, KIMURA Shinji
電子情報通信学会技術研究報告. VLD, VLSI設計技術 108 ( 23 ) 19 - 24 2008年05月
Checker circuit generation for System Verilog Assertions in prototyping verification (VLSI設計技術)
Wang Mengru, 木村 晋二
電子情報通信学会技術研究報告. VLD, VLSI設計技術 108 ( 22 ) 7 - 12 2008年05月
スイッチング確率を考慮した prefix graph 合成手法の改良について
松永 多苗子, 木村 晋二, 松永 裕介
電子情報通信学会技術研究報告. VLD, VLSI設計技術 108 ( 22 ) 31 - 36 2008年05月
スイッチング確率を考慮した prefix graph 合成手法の改良について
松永 多苗子, 木村 晋二, 松永 裕介
情報処理学会研究報告システムLSI設計技術(SLDM) 2008 ( 38 ) 31 - 36 2008年05月
Fine-grained power gating based on the controlling value of logic gates (システムLSI設計技術)
Lei Chen, Takashi Horiyama, Yuichi Nakamura, Shinji Kimura
情報処理学会研究報告システムLSI設計技術(SLDM) 2008 ( 38 ) 55 - 60 2008年05月
Lingのキャリー計算に基づくparallel prefix adder合成について
松永 多苗子, 木村 晋二, 松永 裕介
情報処理学会研究報告システムLSI設計技術(SLDM) 2007 ( 114 ) 163 - 168 2007年11月
Ling のキャリー計算に基づく parallel prefix adder 合成について
松永 多苗子, 木村 晋二, 松永 裕介
電子情報通信学会技術研究報告. VLD, VLSI設計技術 107 ( 336 ) 49 - 54 2007年11月
井上 敬太, ?唯頡, 木村 晋二
情報処理学会研究報告組込みシステム(EMB) 2007 ( 27 ) 113 - 118 2007年03月
Bit-Length Optimization Method for High-Level Synthesis Based on Non-linear Programming Technique
DOI Nobuhiro, HORIYAMA Takashi, NAKANISHI Masaki, KIMURA Shinji
IEICE transactions on fundamentals of electronics, communications and computer sciences 89 ( 12 ) 3427 - 3434 2006年12月
ALUアレイベースのリコンフィギュラブルプロセッサによるソフトウェア無線機
小曽根 真, 平瀬 勝典, 飯塚 和久, 中島 洋, 平松 達夫, 木村 晋二
電子情報通信学会技術研究報告. SR, ソフトウェア無線 106 ( 188 ) 173 - 178 2006年07月
浮動小数点演算と演算チェイニングを考慮した粗粒度再構成可能ハードウェア
阿久津 日出実, 木村 晋二
電子情報通信学会技術研究報告. ICD, 集積回路 105 ( 647 ) 43 - 48 2006年03月
Structural Coverage of Traversed Transitions for Symbolic Model Checking
Xingwen Xu, Shinji Kimura, Kazunari Horikawa, Takehiko Tsuchiya
情報処理学会研究報告システムLSI設計技術(SLDM) 2005 ( 121 ) 197 - 202 2005年11月
非線形方程式と整数解の探索に基づく高位合成向けビット長最適化
土井 伸洋, 堀山 貴志, 中西 正樹, 木村 晋二
情報処理学会研究報告システムLSI設計技術(SLDM) 2005 ( 27 ) 133 - 138 2005年03月
非線形方程式と整数解の探索に基づく高位合成向けビット長最適化
土井 伸洋, 堀山 貴史, 中西 正樹, 木村 晋二
電子情報通信学会技術研究報告. CPSY, コンピュータシステム 104 ( 738 ) 43 - 48 2005年03月
ALU間接続を制限したALUアレイによるリコンフィギュラブルプロセッサの検討
岡田 誠, 平松 達夫, 中島 洋, 小曽根 真, 平瀬 勝典, 木村 晋二
電子情報通信学会技術研究報告. CPSY, コンピュータシステム 104 ( 591 ) 1 - 6 2005年01月
A Selective Scan Chain Reconfiguration through Run-Length Coding for Test Data Compression and Scan Power Reduction
SHI Youhua, KIMURA Shinji, YANAGISAWA Masao, OHTSUKI Tatsuo
IEICE transactions on fundamentals of electronics, communications and computer sciences 87 ( 12 ) 3208 - 3215 2004年12月
A Hybrid Dictionary Test Data Compression for Multiscan-Based Designs
SHI Youhua, KIMURA Shinji, YANAGISAWA Masao, OHTSUKI Tatsuo
IEICE transactions on fundamentals of electronics, communications and computer sciences 87 ( 12 ) 3193 - 3199 2004年12月
抽象解釈手法に基づく変数の相互関係解析とそのデータパス最適化への応用
土井 伸洋, 堀山 貴史, 中西 正樹, 木村 晋二
情報処理学会研究報告システムLSI設計技術(SLDM) 2004 ( 56 ) 41 - 46 2004年05月
抽象解釈手法に基づく変数の相互関係解析とそのデータパス最適化への応用
土井 伸洋, 堀山 貴史, 中西 正樹, 木村 晋二
電子情報通信学会技術研究報告. VLD, VLSI設計技術 104 ( 79 ) 7 - 12 2004年05月
原田 恭典, 木村 晋二, 柳澤 政生
情報処理学会研究報告システムLSI設計技術(SLDM) 2004 ( 5 ) 1 - 6 2004年01月
原田 恭典, 木村 晋二, 柳澤 政生
電子情報通信学会技術研究報告. VLD, VLSI設計技術 103 ( 578 ) 1 - 6 2004年01月
A Built-in Reseeding Technique for LFSR-Based Test Pattern Generation
SHI Youhua, ZHANG Zhe, KIMURA Shinji, YANAGISAWA Masao, OHTSUKI Tatsuo
IEICE transactions on fundamentals of electronics, communications and computer sciences 86 ( 12 ) 3056 - 3062 2003年12月
梶原 裕嗣, 中西 正樹, 堀山 貴史, 木村 晋二, 渡邉 勝正
情報処理学会研究報告システムLSI設計技術(SLDM) 2003 ( 7 ) 37 - 42 2003年01月
梶原 裕嗣, 中西 正樹, 堀山 貴史, 木村 晋二, 渡邉 勝正
電子情報通信学会技術研究報告. VLD, VLSI設計技術 102 ( 608 ) 37 - 42 2003年01月
動的命令変更機構を持つ組み込み向け Java プロセッサの設計と評価
鈴木 真人, 木村 晋二, 渡邉 勝正
電子情報通信学会技術研究報告. CPSY, コンピュータシステム 101 ( 671 ) 33 - 40 2002年02月
木村 晋二, Dill David, Govindaraju Shankar
電子情報通信学会技術研究報告. VLD, VLSI設計技術 101 ( 467 ) 73 - 78 2001年11月
中村 一博, 朱 強, 丸岡 新治, 堀山 貴史, 木村 晋二, 渡邉 勝正
電子情報通信学会技術研究報告. VLD, VLSI設計技術 100 ( 473 ) 125 - 130 2000年11月
A-3-11 冗長2進CORDIC演算器を有する16ビットパイプラインプロセッサ
尾辻 崇, 堀山 貴史, 木村 晋二, 渡邉 勝正
電子情報通信学会ソサイエティ大会講演論文集 2000 78 - 78 2000年09月
理工学術院 大学院基幹理工学研究科
理工学術院 基幹理工学部
理工学術院総合研究所 兼任研究員
システムオンシリコンのためのランタイム解析・最適化手法の研究
2011年 戸川望
2009年
2002年
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