Concurrent Post
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Faculty of Science and Engineering Graduate School of Fundamental Science and Engineering
Details of a Researcher
Updated on 2023/02/01
Faculty of Science and Engineering Graduate School of Fundamental Science and Engineering
Waseda Research Institute for Science and Engineering Concurrent Researcher
Waseda University Graduate School, Division of Science and Engineering
Waseda University Faculty of Science and Engineering
Doctor of Engineering
Waseda University, Professor
Waseda University, Associate Professor
Passau University, Germany, Visiting Professor
Takushoku University, Associate Professor
University of California at Berkeley, Researcher
OR
ACM:Association for Computing Machinery
IEEE:The Institute of Electrical and Electronics Engineers,Inc.
IPSJ
IEICE
Life, health and medical informatics
Control and system engineering
Computer system
Control and system engineering
Electron Devices and Apparatus Engineering,System Engineering,Computer Science, Bio-informatics,Computer-Aided Design
A loop structure optimization targeting high-level synthesis of fast number theoretic transform
Kazushi Kawamura, Masao Yanagisawa, Nozomu Togawa
Proceedings - International Symposium on Quality Electronic Design, ISQED 2018- 106 - 111 2018.05 [Refereed]
Sae Iwata, Tomoyuki Nitta, Toshinori Takayama, Masao Yanagisawa, Nozomu Togawa
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E101A ( 5 ) 831 - 843 2018.05 [Refereed]
A hardware-Trojan classification method utilizing boundary net structures
Kento Hasegawa, Masao Yanagisawa, Nozomu Togawa
2018 IEEE International Conference on Consumer Electronics, ICCE 2018 2018- 1 - 4 2018.03 [Refereed]
Road-illuminance level inference across road networks based on Bayesian analysis
Siya Bao, Masao Yanagisawa, Nozomu Togawa
2018 IEEE International Conference on Consumer Electronics, ICCE 2018 2018- 1 - 6 2018.03 [Refereed]
A low cost and high speed CSD-based symmetric transpose block FIR implementation
Jinghao Ye, Youhua Shi, Nozomu Togawa, Masao Yanagisawa
Proceedings of International Conference on ASIC 2017- 311 - 314 2018.01 [Refereed]
Daiki Asai, Masao Yanagisawa, Nozomu Togawa
Proceedings of International Conference on ASIC 2017- 64 - 67 2018.01 [Refereed]
Soft error tolerant latch designs with low power consumption (invited paper)
Saki Tajima, Nozomu Togawa, Masao Yanagisawa, Youhua Shi
Proceedings of International Conference on ASIC 2017- 52 - 55 2018.01 [Refereed]
An Ising model mapping to solve rectangle packing problem.
Kotaro Terada, Daisuke Oku, Sho Kanamaru, Shu Tanaka, Masato Hayashi, Masanao Yamaoka, Masao Yanagisawa, Nozomu Togawa
2018 International Symposium on VLSI Design, Automation and Test (VLSI-DAT), Hsinchu, Taiwan, April 16-19, 2018 1 - 4 2018 [Refereed]
Daisuke Oku, Masao Yanagisawa, Nozomu Togawa
IPSJ Trans. System LSI Design Methodology 11 2018 [Refereed]
A Relaxed Bit-Write-Reducing and Error-Correcting Code for Non-Volatile Memories.
Tatsuro Kojo, Masashi Tawada, Masao Yanagisawa, Nozomu Togawa
IEICE Transactions 101-A ( 7 ) 1045 - 1052 2018 [Refereed]
A Low Power Soft Error Hardened Latch with Schmitt-Trigger-Based C-Element.
Saki Tajima, Nozomu Togawa, Masao Yanagisawa, Youhua Shi
IEICE Transactions 101-A ( 7 ) 1025 - 1034 2018 [Refereed]
Extension and Performance/Accuracy Formulation for Optimal GeAr-Based Approximate Adder Designs.
Ken Hayamizu, Nozomu Togawa, Masao Yanagisawa, Youhua Shi
IEICE Transactions 101-A ( 7 ) 1014 - 1024 2018 [Refereed]
Stochastic Number Duplicators Based on Bit Re-Arrangement Using Randomized Bit Streams.
Ryota Ishikawa, Masashi Tawada, Masao Yanagisawa, Nozomu Togawa
IEICE Transactions 101-A ( 7 ) 1002 - 1013 2018 [Refereed]
A bitwidth-aware high-level synthesis algorithm using operation chainings for tiled-DR architectures
Kotaro Terada, Masao Yanagisawa, Nozomu Togawa
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E100A ( 12 ) 2911 - 2924 2017.12 [Refereed]
Siya Bao, Tomoyuki Nitta, Masao Yanagisawa, Nozomu Togawa
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E100A ( 11 ) 2439 - 2450 2017.11 [Refereed]
A Floorplan Aware High-Level Synthesis Algorithm with Body Biasing for Delay Variation Compensation
Koki Igawa, Masao Yanagisawa, Nozomu Togawa
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E100A ( 7 ) 1439 - 1451 2017.07 [Refereed]
Kento Hasegawa, Masao Yanagisawa, Nozomu Togawa
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E100A ( 7 ) 1427 - 1438 2017.07 [Refereed]
Efficient Multiplexer Networks for Field-Data Extractors and Their Evaluations
Koki Ito, Kazushi Kawamura, Yutaka Tamiya, Masao Yanagisawa, Nozomu Togawa
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E100A ( 4 ) 1015 - 1028 2017.04 [Refereed]
Array,Ryohei Koyama, Masao Yanagisawa
J. Sensors 2017 3980906:1-3980906:12 2017 [Refereed]
Kento Hasegawa, Masao Yanagisawa, Nozomu Togawa
IEICE Transactions 100-A ( 12 ) 2857 - 2868 2017 [Refereed]
Greedy Algorithm for the On-Chip Decoupling Capacitance Optimization to Satisfy the Voltage Drop Constraint
Mikiko Sode Tanaka, Nozomu Togawa, Masao Yanagisawa, Satoshi Goto
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E94A ( 12 ) 2482 - 2489 2011.12
2基のハイドロフォンアレイを用いたマッコウクジラの集団潜水行動への考察
廣津良, 裏環, 小島淳一, 杉松治美, Rajendar Bahl, 柳澤政生
日本音響学会誌 67巻 ( 11号 ) 499 - 509 2011.10
Greedy Optimization Algorithm for the Power/Ground Network Design to Satisfy the Voltage Drop Constraint
Mikiko Sode Tanaka, Nozomu Togawa, Masao Yanagisawa, Satoshi Goto
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E94A ( 4 ) 1082 - 1090 2011.04
エッジ情報を用いたAngular イントラ予測モード高速決定手法
徳満健太, 蝶野慶一, 先崎健太, 仙田裕三, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会総合大会 2011.03
スクラッチパッドメモリとコード配置最適化による低エネルギーASIP合成手法
嶋田吉倫, 史又華, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD2010-120 25 - 30 2011.03
柔軟な置換ポリシをもつ2階層キャッシュの正確で高速なシミュレーション手法
多和田雅師, 柳澤政生, 大附辰夫, 戸川望
電子情報通信学会VLSI設計技術研究会 VLD2010-118 13 - 18 2011.03
SASEBO-GIIを使用したAESに対するスキャンベース攻撃の実装実験
奈良竜太, 小寺博和, 柳澤政生, 大附辰夫, 戸川望
2011年暗号と情報セキュリティシンポジウム(SCIS2011) 1D1-2 1 - 8 2011.01
Scan-Based Side-Channel Attack against RSA Cryptosystems Using Scan Signatures
Ryuta Nara, Kei Satoh, Masao Yanagisawa, Tatsuo Ohtsuki, Nozomu Togawa
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E93A ( 12 ) 2481 - 2489 2010.12
FIFOをキャッシュ置換えポリシとする正確なキャッシュ構成シミュレーションの高速化
多和田雅師, 柳澤政生, 大附辰夫, 戸川望
電子情報通信学会 デザインガイア2010 VLD 2010-64 55 - 60 2010.11
A Throughput-aware BusMesh NoC Configuration Algorithm Utilizing the Communication Rate between IP Cores
SeungJu Lee, Masao Yanagisawak, Tatsuo Ohtsuki, Nozomu Togawa
The 16th Workshop on Synthesis and System Integration of Mixed Information Technologies 96 - 101 2010.10
RSA暗号に対するスキャンベース攻撃の評価実験
奈良竜太, 柳澤政生, 大附辰夫, 戸川望
電子情報通信学会ソサイエティ大会 68 2010.09
Constant-scan-based attack and its countermeasure for crypto hardware implementations
Youhua Shi, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
情報処理学会DAシンポジウム2010 75 - 80 2010.09
RDRアーキテクチャを対象としたフォールトセキュア高位合成手法
田中翔, 柳澤政生, 大附辰夫, 戸川望
情報処理学会DAシンポジウム2010 69 - 74 2010.09
FIFOとPLRUをキャッシュ置換ポリシとする高速なキャッシュ構成シミュレーション手法
多和田雅師, 柳澤政生, 大附辰夫, 戸川望
情報処理学会DAシンポジウム2010 63 - 68 2010.09
組み込みアプリケーションを対象とした2階層キャッシュメモリにおけるキャッシュ/バス構成最適化手法
渡辺信太, 戸川望, 柳澤政生, 大附辰夫
情報処理学会DAシンポジウム2010 57 - 62 2010.09
携帯電話GPSの測位誤差測定に基づく道路標識とランドマークを用いた位置特定システムの改良
田口真史, 児島伴幸, 柳澤政生, 大附辰夫, 戸川望
マルチメディア,分散,協調とモバイルシンポジウム(DICOMO2010)論文集 968 - 975 2010.07
MANETにおけるSIPサーバレスシステム
下坂知輝, 戸川望, 柳澤政生, 大附辰夫
マルチメディア,分散,協調とモバイルシンポジウム(DICOMO2010)論文集 1919 - 1927 2010.07
一般化レジスタ分散アーキテクチャを対象とした高位合成手法とその評価
大智輝, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD2010-1 19 - 24 2010.05
RSA暗号に対するスキャンベース攻撃
奈良竜太, 佐藤圭, 戸川望, 柳澤政生, 大附辰夫
第23回 回路とシステム軽井沢ワークショップ 197 - 202 2010.04
道路標識とランドマークを用いた歩行者位置特定システムと実地調査による評価
児島伴幸, 山根和也, 柳澤政生, 大附辰夫, 戸川望
情報処理学会論文誌 Vol. 51 ( No.3 ) 899 - 913 2010.03
常時着用型センサ"ビジネス顕微鏡"による組織変革
荒宏視, 佐藤信夫, 矢野和男, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.109 ( No.462 ) 43 - 47 2010.03
歩行者の現在地認識に基づく道路標識とランドマークを用いた位置特定システムの改良とシミュレーション評価
児島伴幸, 柳澤政生, 大附辰夫
電子情報通信学会ITS研究会 Vol.109 ( No.414 ) 153 - 158 2010.02
Localization of sperm whales in a group using clicks received at two separated short baseline arrays
Ryo Hirotsu, Masao Yanagisawa, Tamaki Ura, Masao Sakata, Harumi Sugimatsu, Junichi Kojima, Rajendar Bahl
JOURNAL OF THE ACOUSTICAL SOCIETY OF AMERICA 127 ( 1 ) 133 - 147 2010.01
部分マッチングを考慮しMISO構造に対応した専用演算器合成手法
橋本識弘, 戸川望, 柳澤政生
電子情報通信学会VLSI設計技術研究会 Vol.109 ( No.393 ) 89 - 94 2010.01
複数のグループを持つ無線アドホックネットワークにおける衝突回避型マルチキャストプロトコル
竹内博是, 戸川望, 柳澤政生
電子情報通信学会AN研究会 Vol.109 ( No.381 ) 95 - 100 2010.01
アドホックネットワークにおけるクラスタの接続性とクラスタヘッドの負荷分散を考慮したルーティング
板橋裕介, 戸川望, 柳澤政生
電子情報通信学会AN研究会 Vol.109 ( No.381 ) 85 - 90 2010.01
2階層キャッシュメモリにおけるシミュレーションベースのバス幅最適化手法
渡辺信太, 戸川望, 柳澤政生
電子情報通信学会VLSI設計技術研究会 Vol.109 ( No.315 ) 43 - 48 2009.12
組み込みアプリケーションを対象とした2階層ユニファイドキャッシュのシミュレーション手法
小林優太, 戸川望, 柳澤政生
電子情報通信学会VLSI設計技術研究会 Vol.109 ( No.315 ) 37 - 42 2009.12
セレクタ論理を用いた高速な差積演算器の設計とバタフライ演算への応用
塚本洋平, 戸川望, 柳澤政生
電子情報通信学会SIP研究会 Vol.109 ( No.226 ) 101 - 106 2009.10
ディジタルメディア向け動的再構成型プロセッサFE-GAへのDFGマッピングとその自動化手法
田村亮, 戸川望, 柳澤政生, 大附辰夫, 佐藤真琴
電子情報通信学会VLSI設計技術研究会 Vol.109 ( No.201 ) 57 - 62 2009.09
IEEE802.11nに対応した高効率列処理演算器による高スループットイレギュラーLDPC復号器の実装と評価
長島諒侑, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.109 ( No.201 ) 51 - 56 2009.09
Unified Dual-Radix Architecture for Scalable Montgomery Multiplications in GF(P) and GF(2(n))
Kazuyuki Tanimura, Ryuta Nara, Shunitsu Kohara, Youhua Shi, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E92A ( 9 ) 2304 - 2317 2009.09
楕円曲線暗号に対するスキャンベース攻撃
奈良竜太, 戸川望, 柳澤政生, 大附辰夫
DAシンポジウム2009 Vol.2009 ( No.7 ) 197 - 202 2009.08
道路標識とランドマークを用いた歩行者位置特定システムと実地調査による評価
児島伴幸, 山根和也, 戸川望, 柳澤政生, 大附辰夫
マルチメディア,分散,協調とモバイルシンポジウム(DICOMO2009) 457 - 466 2009.07
ビットレベル処理を考慮したセレクタ帰着型重み付き加算器
原智昭, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.109 ( No.34 ) 7 - 12 2009.05
Handling More X’s Using Current X-Tolerant Compactors with Maximal Compaction
Youhua Shi, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
IEEE European Test Symposium (ETS) 2009.05
一般化レジスタ分散アーキテクチャを対象としたフロアプラン指向高位合成手法
大智輝, 戸川望, 柳澤政生, 大附辰夫
第22回回路とシステム軽井沢ワークショップ 438 - 443 2009.04
Odd-Even Turn Modelを対象としたNoCの負荷分散による遅延時間削減手法
脇田慎吾, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.478 ) 153 - 158 2009.03
連携処理を考慮したネットワークプロセッサへの処理割り当て手法
齊藤啓太, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.478 ) 147 - 152 2009.03
命令メモリアクセス数削減に基づく低エネルギーASIP合成手法
小林優太, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.414 ) 147 - 152 2009.01
組み込みシステム向けMPSoCのためのマルチレイヤ構造をとるバスアーキテクチャ最適化手法
吉田陽信, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.414 ) 141 - 146 2009.01
アプリケーションプロセッサのための高速かつ最適なパイプライン構成を持つSIMD演算ユニット合成手法
渡辺隆行, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.414 ) 99 - 104 2009.01
フロアプランを考慮した高位合成のための高速なモジュール配置手法
佐藤亘, 大智輝, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.412 ) 93 - 98 2009.01
高速移動体のためのNEMOを用いた高速ハンドオフ手法
田中敦樹, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会NS研究会 Vol.108 ( No.359 ) 89 - 94 2008.12
ルータの負荷分散と制御パケット数削減を目的としたエニーキャスト経路選択手法
横田雅之, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会NS研究会 Vol.108 ( No.359 ) 13 - 18 2008.12
組み込みシステムの2階層キャッシュとスクラッチパッドメモリのシミュレーション手法
東條信明, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.298 ) 97 - 102 2008.11
周辺回路を含むAES-LSIへのスキャンベース攻撃
奈良竜太, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.298 ) 49 - 53 2008.11
MANETにおけるGPSの位置情報を用いたハイブリッド型ルーティングプロトコル
三浦俊祐, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会AN研究会 Vol.108 ( No.251 ) 17 - 22 2008.10
ビットレベル式変形によるセレクタ帰着型バタフライ演算器の設計と評価
名村健, 戸川望, 柳澤政生, 大附辰夫, 外村元伸
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.224 ) 31 - 36 2008.09
ディジタルメディア向け動的再構成型プロセッサFE-GAへのFFTマッピングとその自動化手法
田村亮, 本間雅行, 戸川望, 柳澤政生, 大附辰夫, 佐藤真琴
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.224 ) 13 - 18 2008.09
再構成型プロセッサFE-GAへのデータフローグラフマッピング手法
本間雅行, 田村亮, 戸川望, 柳澤政生, 大附辰夫, 佐藤真琴
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.224 ) 7 - 12 2008.09
歩行者ナビゲーションにおける道路標識を用いた位置特定システムのための撮影状況に依存した認識度調査
児島伴幸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ITS研究会 Vol.108 ( No.171 ) 37 - 42 2008.07
屋内環境におけるユーザの経路嗜好調査とこれに基づく経路探索手法
山岸敬弘, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ITS研究会 Vol.108 ( No.171 ) 31 - 36 2008.07
道路ネットワーク分割に基づく高速エリア略地図生成手法
松本和也, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ITS研究会 Vol.108 ( No.171 ) 25 - 30 2008.07
セレクタ論理を用いたバタフライ演算器の設計
名村健, 戸川望, 柳澤政生, 大附辰夫, 外村元伸
電子情報通信学会VLSI設計技術研究会 Vol.108 ( No.22 ) 25 - 30 2008.05
アプリケーションプロセッサのL1キャッシュ最適化手法
東條 信明, 戸川 望, 柳澤 政生, 大附 辰夫
電子情報通信学会 第21回 回路とシステム軽井沢ワークショップ 243 - 248 2008.04
応用指向型動的再構成可能ネットワークプロセッサアーキテクチャとその最適化手法
大田元則, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.107 ( No.508 ) 47 - 52 2008.03
命令メモリビット幅削減に基づく低エネルギーASIP合成手法
小原俊逸, 史又華, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.107 ( No.506 ) 25 - 30 2008.03
光パケット交換ネットワークにおける波長割当の公平性
原真吾, 石川栄治, 徐蘇鋼, 田中良明, 柳澤政生
電子情報通信学会総合大会 2008 2008.03
広域ネットワークにおけるノード探索アルゴリズム
岡田陽士朗, ザニケエフマラット, 田中良明, 柳澤政生
電子情報通信学会総合大会 2008 2008.03
応用指向型動的再構成可能ネットワークプロセッサアーキテクチャとその最適化手法
大田元則, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD2007-164 47 - 52 2008.03
命令メモリビット幅削減に基づく低エネルギーASIP合成手法
小原俊逸, 史又華, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD2007-141 25 - 30 2008.03
LAMR : アドホックネットワークにおける負荷分散を考慮したマルチパスルーティング
清水悠司, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ネットワークシステム研究会 NS2007-129 51 - 56 2008.01
MAPドメイン間移動のためのハンドオフ時間とパケットロスの削減手法
田中敦樹, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ネットワークシステム研究会 NS2007-127 41 - 46 2008.01
エニーキャストにおけるルータの負荷に基づく経路選択手法
横田雅之, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ネットワークシステム研究会 NS2007-121 13 - 18 2008.01
Scalable Unified Dual-Radix Architecture for Montgomery Multiplication in GF(P) and GF(2n)
Kazuyuki Tanimura, Ryuta Nara, Shunitsu Kohara, Kazunori Shimizu, Youhua Shi, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
ASP-DAC 2008 697 - 702 2008.01
GECOM: Test Data Compression Combined with All Unknown Response Masking
Youhua Shi, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
ASP-DAC 2008 577 - 582 2008.01
アプリケーションプロセッサのカーネル記述自動生成手法
日浦敏宏, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD2007-132 83 - 88 2008.01
アプリケーションプロセッサのL1データキャッシュ最適化手法
東條信明, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD2007-131 77 - 82 2008.01
レジスタ分散型アーキテクチャを対象とした高位合成のためのマルチプレクサ削減手法
遠藤哲弥, 大智輝, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD2007-119 7 - 12 2008.01
Classification of Sperm Whale Clicks for Real-Time Localization with Triangulation
Ryo Hirotsu, Tamaki Ura, Junichi Kojima, Harumi Sugimatsu, Masao Sakata, Rajendar Bahl, Masao Yanagisawa
17th Biennial Conference on the Biology of Marine Mammals 2007.11
歩行者向けデフォルメ地図生成ハードウェアエンジンの設計
荒幡明, 奈良竜太, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD2007-99 61 - 66 2007.11
列処理演算法に着目したマルチレート対応イレギュラーLDPC符号復号器
今井優太, 清水一範, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会リコンフィギャラブルシステム研究会 RECONF2007-46 19 - 24 2007.11
AESにおける合成体SubBytes向けパワーマスキング乗算回路の設計
川畑伸幸, 奈良竜太, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD2007-88 37 - 42 2007.11
SIMD プロセッサコアの面積/遅延見積もり手法
山崎大輔, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
情報処理学会 組込みシステムシンポジウム2007 2007 233 - 240 2007.10
応用指向動的再構成なネットワークプロセッサ設計手法
大田元則, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
情報処理学会 組込みシステムシンポジウム2007 141 - 150 2007.10
楕円曲線暗号用SIMD型MSD乗算器の設計
奈良竜太, 清水一範, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
情報処理学会 組込みシステムシンポジウム2007 90 - 99 2007.10
CoDaMa: An XML-based Framework to Manipulate Control Data Flow Graphs
Shunitsu Kohara, Shi Youhua, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proc. of SASIMI2007 545 - 549 2007.10
A Network Processor Synthesis System for Task-Chaining Network Applications
Youhua Shi, Keishi Nakayama, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proc. of SASIMI2007 369 - 374 2007.10
Autonomous recognition of bubble plumes for navigation of underwater robots in active shallow vent areas
Hayato Mizushima, Toshihiro Maki, Tamaki Ura, Takashi Sakamaki, Hayato Kondo, Masao Yanagisawa
Oceans '07 Vancouver ポスターセッション 2007.10
歩行者ナビゲーションにおける携帯電話カメラ機能とランドマークを利用した位置補正手法
本多聖人, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ITS研究会 ITS 2007-29 33 - 38 2007.09
歩行者ナビゲーションにおけるGPS誤差補正のための道路標識による現在位置測位手法
大平英貴, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ITS研究会 ITS 2007-28 27 - 32 2007.09
移動体を対象としたアプリケーションとデータサイズによる階層型Network Mobilityの負荷分散方式
月木英治, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ITS研究会 Vol.2007 ( 15 ) 65 - 70 2007.09
進路方向によって異なる混雑度を考慮した旅行時間算出手法
大高宏介, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ITS研究会 ITS 2007-19 15 - 20 2007.09
パラメトリック連鎖解析の検出力推定のためのMCMCによる遺伝情報サンプリング
萩原紘史, 中村好宏, 高橋篤, 柳澤政生, 鎌谷直之
日本人類遺伝学会第52回大会 ポスターセッション 2007.09
ケース・コントロール関連解析におけるハプロタイプ頻度推定
後藤海, 高橋篤, 柳澤政生, 鎌谷直之
日本人類遺伝学会第52回大会 ポスターセッション 2007.09
GF(2m)上のSIMD型MSD乗算器を用いた楕円曲線暗号回路の実装
奈良竜太, 清水一範, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
情報処理学会DAシンポジウム2007 221 - 226 2007.08
アプリケーションに特化した動的再構成可能なネットワークプロセッサ
大田元則, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
情報処理学会DAシンポジウム2007 37 - 42 2007.08
HW/SW協調合成におけるASIPの面積/遅延見積もり手法
山崎大輔, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
情報処理学会DAシンポジウム2007 31 - 36 2007.08
Floorplan-aware High-Level Synthesis for Distributed/Shared-Register Architectures
Akira Ohchi, Shunitsu Kohara, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
ITC-CSCC'07 1049 - 1050 2007.07
An Area-Efficient GF(2m) MSD Multiplier Based on an MSB Multiplier for Elliptic Curve LSI
Ryuta Nara, Kazunori Shimizu, Shunitsu Kohara, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
ITC-CSCC'07 36 - 37 2007.07
GF(2n)及びGF(P)におけるスケーラブル双基数ユニファイド型モンゴメリ乗算器
谷村和幸, 奈良竜太, 小原俊逸, 史又華, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD 2007-42 ( 103 ) 43 - 48 2007.06
再構成型プロセッサFE-GAへのフィルタマッピングとその自動化手法
本間雅行, 戸川望, 柳澤政生, 大附辰夫, 佐藤真琴
電子情報通信学会VLSI設計技術研究会 VLD 2007-28 67 - 72 2007.06
Design for Secure Test -- A Case Study on Pipelined Advanced Encryption Standard
Youhua Shi, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proc. of ISCAS2007 49 - 152 2007.05
楕円曲線暗号に適したGF(2m)上のSIMD型MSD乗算器の設計
奈良竜太, 清水一範, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD 2007-11 ( 32 ) 25 - 29 2007.05
GF(2n)上のMSB乗算器をベースにした楕円曲線暗号LSI向けMSD乗算器の実装
奈良竜太, 小原俊逸, 清水一範, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会 回路とシステム軽井沢ワークショップ 355 - 360 2007.04
モバイルユーザの目的地への方向性を考慮した楕円領域検索手法
山本隆之, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ITS研究会 ITS 2006-94 25 - 30 2007.03
エニーキャスト通信におけるサーバ処理時間を考慮した経路選択手法
楊夏, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ネットワークシステム研究会 NS 2006-231 381 - 386 2007.03
携帯電話向けMPEG-A Photo Playerのメタデータ生成システムのハードウェア化に関する一考察
元橋雅人, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD 2006-145 31 - 36 2007.03
アプリケーションプロセッサ向けデータキャッシュ構成最適化システムとその評価
堀内一央, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD 2006-122 19 - 24 2007.03
SIMD型プロセッサコア最適化設計のための多重ループに対応したSIMD命令合成手法
中島裕貴, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD 2006-121 13 - 18 2007.03
SIMD型プロセッサコアを対象としたハードウェア/ソフトウェア分割フレームワーク
大東真崇, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD 2006-120 7 - 12 2007.03
SIMD型プロセッサコア設計におけるプロセッシングユニット最適化手法
繁田裕之, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 VLD 2006-119 1 - 6 2007.03
無線センサネットワークにおけるエネルギー消費削減のためのクラスタリング手法
廣瀬文昭, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ネットワークシステム研究会 NS 2006-165 41 - 46 2007.03
XMLをベースとしたCDFGマニピュレーションフレームワーク:CoDaMa
小原俊逸, 史又華, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.VLD 2006-97 19 - 24 2007.01
楕円曲線暗号向けGF(2m)上のDigit-Serial乗算器の設計
奈良竜太, 小原俊逸, 清水一範, 戸川望, 池永剛, 柳澤政生, 後藤敏, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.VLD 2006-89 25 - 30 2007.01
アプリケーションプロセッサのフォワーディングユニット最適化手法
日浦敏宏, 小原俊逸, 史又華, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.VLD 2006-80 49 - 54 2006.11
動的再構成可能なマルチレート対応LDPC符号複号器の実装
今井優太, 清水一範, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会 リコンフィギャラブルシステム Vol.RECONF 2006-43 35 - 40 2006.11
MPEG-4形式符号化/複合化に対応したDSP組み込み向け専用演算器の設計
古宇田朋史, 小原俊逸, 史又華, 戸川望, 柳澤政生, 大附辰夫
組込みシステムシンポジウム2006 Vol.2006 70 - 78 2006.10
歩行者ナビゲーションにおける微小画面での視認性とユーザの迷いにくさを考慮した略地図生成手法
二宮直也, 戸川望, 柳澤政生, 大附辰夫
第26回高度交通システム研究発表会 (EICE Technical Report ITS) 2006-34 53 - 58 2006.09
屋内用歩行者ナビゲーションにおける歩行者の嗜好を反映させる経路探索手法
荒井亨, 戸川望, 柳澤政生, 大附辰夫
第26回高度交通システム研究発表会 (IEICE Technical Report ITS) 2006-34 47 - 52 2006.09
屋内向け歩行者ナビゲーションにおけるユーザの嗜好性と混雑状況を考慮した 目的地決定手法
小林和馬, 戸川望, 柳澤政生, 大附辰夫
第26回高度交通システム研究発表会 (IEICE Technical Report ITS) 2006-34 41 - 45 2006.09
車車間・路車間通信技術を用いた車線別の渋滞情報の検出手法
大高宏介, 戸川望, 柳澤政生, 大附辰夫
第26回高度交通システム研究発表会 (IEICE Technical Report ITS) 2006-34 19 - 24 2006.09
自己組織化マップを用いた複数MRI画像からの腫瘍自動抽出 -高速化アルゴリズムの検討-
細田順一, 上村幸司, 小畠隆行, 生駒洋子, 安藤裕, 鎌田正, 溝江純悦, 辻井博彦, 柳澤政生, 内山明彦, 外山比南子
第25回日本医用画像工学会大会 ポスターセッション 2006.07
レジスタ分散・共有併用型アーキテクチャを対象としたフロアプランを考慮した高位合成手法
大智輝, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
情報処理学会DAシンポジウム2006 Vol.2006 175 - 180 2006.07
連携処理を考慮したネットワークプロセッサ合成システム
中山敬史, 戸川望, 柳澤政生, 大附辰夫
情報処理学会DAシンポジウム2006 Vol.2006 61 - 66 2006.07
H.264/AVC符号化向けDSPにおける動き予測演算器の設計
高橋豊和, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会 回路とシステム Vol.CAS10 13 - 19 2006.06
HW/SW協調合成におけるアプリケーションプロセッサの面積/遅延見積もり手法
山崎大輔, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会 回路とシステム Vol.CAS1 1 - 6 2006.06
SIMD型プロセッサコアの自動合成のためのパイプライン演算ユニット生成手法
栗原輝, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫
情報処理学会論文誌 Vol.47 ( No.6 ) 1594 - 1607 2006.06
Analysis of Sperm Whale Click by MUSIC Algorithm
Ryou Hirotsu, Tamaki Ura, Rajendar Bahl, Masao Yanagisawa
Proc OCEANS’06 Singapore 2006.05
Analysis of Sperm Whale Click by MUSIC Algorithm
Ryou Hirotsu, Tamaki Ura, Rajendar Bahl, Masao Yanagisawa
Proc OCEANS’06 Singapore 2006.05
A Pipelined Functional Unit Generation Method in HW/SW Cosynthesis System for SIMD Processor Cores
Shunitsu Kohara, Akira Kurihara, Yuichiro Miyaoka, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proc. of SASIMI2006 287 - 294 2006.04
アプリケーションプロセッサのデータキャッシュ構成最適化手法
堀内一央, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会 回路とシステム軽井沢ワークショップ 583 - 588 2006.04
A Pipelined Functional Unit Generation Method in HW/SW Cosynthesis System for SIMD Processor Cores
Shunitsu Kohara, Akira Kurihara, Yuichiro Miyaoka, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proc. of SASIMI2006 287 - 294 2006.04
歩行者向け地図情報配信システムにおける道路交通標識を用いた位置特定手法
中口智史, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会ITS研究会 2006.03
SIMD型プロセッサコアの自動合成におけるパイプライン構成最適化手法
栗原輝, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.VLD115 43 - 48 2006.03
動的フローに対応したネットワークプロセッサの改良とその評価
田淵英孝, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.VLD112 25 - 30 2006.03
設計ナビゲーション機構を有するシステムLSI設計のためのHW/SW分割システム
小島洋平, 戸川望, 橘昌良, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.VLD111 19 - 24 2006.03
高速移動体のためのハンドオフメッセージ数を最小化した高速ハンドオフ手法
伊藤光司, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会情報ネットワーク研究会 Vol.IN222 389 - 394 2006.03
事後確率最大化規範と波形認識によるPETを用いた脳内糖代謝詳細画像の作成
山口純, 木村裕一, 長縄美香, 内山明彦, 柳澤政生
電子情報通信学会医用画像研究会 13 - 16 2006.01
FCSCAN: An Efficient Multiscan-based Test Compression Technique for Test Cost Reduction
Youha Shi, Nozomu Togawa, Shinji Kimura, Masao Yanagisawa, Tatsuo Ohtsuki
Proc. of ASP-DAC 2006 653 - 658 2006.01
An Interface-Circuit Synthesis Method with Configurable Processor Core in IP-Based SoC Designs
Shunitsu Kohara, Naoki Tomono, Junpei Uchida, Yuichiro Miyaoka, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proc. of ASP-DAC 2006 594 - 599 2006.01
Noninvasive Tonometry of Intraocular Pressure over a Closed Eyelid
M.Nakai, I.Yoshizawa, A.Fujita, S.Takeda, K.Yanasima, A.Uchiyama, M.Yanagisawa
The 12th International Conference On Biomedical Engineering 2005.12
重回帰分析による1次式によるインダクタンスを考慮した配線遅延の見積り
鈴木康成, マルタディナタアンワル, 戸川 望, 柳澤政生, 大附辰夫
情報処理学会システムLSI設計技術研究会 Vol.SLDM122 109 - 114 2005.12
レジスタ分散・共有アーキテクチャを対象としたフロアプラン指向高位合成手法
大智輝, 戸川望, 柳澤政生, 大附辰夫
情報処理学会システムLSI設計技術研究会 Vol.SLDM122 73 - 78 2005.12
Volume DAtaをリアルタイム変形処理できる手術シミュレータにおける肝区域分けの実現
瀧本崇博, 鈴木直樹, 服部麻木, 鈴木薫之, 林部充宏, 大竹義人, 中田典生, 小林進, 柳澤政生
第14回日本コンピュータ外科学会大会 第15回コンピュータ支援画像診断学会大会 合同論文集 255 - 256 2005.11
振動を用いた瞼の上から測定可能な無侵襲眼圧計の開発
中井真琴, 吉澤周, 藤田明宏, 武田朴, 簗島謙次, 内山明彦, 柳澤政生
第41回日本眼光学学会 第20回眼科ME学会 合同学会総会 48 2005.09
画像処理向けシステムLSI設計における設計ナビゲーションを考慮したHW/SW分割システム
小島洋平, 戸川望, 橘昌良, 柳澤政生, 大附辰夫
情報処理学会DAシンポジウム2005 Vol.2005 25 - 30 2005.08
SIMD型プロセッサコアの自動合成におけるパイプライン演算ユニット生成手法
栗原輝, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫
情報処理学会DAシンポジウム2005 Vol.2005 19 - 24 2005.08
自己組織化マップを用いた複数MRI画像からの腫瘍自動抽出法の開発
細田順一, 上村幸司, 小畠隆行, 生駒洋子, 安藤裕, 鎌田正, 神立進, 溝江純悦, 辻井博彦, 柳澤政生, 内山明彦
第24回日本医用画像工学会大会 ポスターセッション 2005.07
IP再利用を考慮したシステムLSI設計におけるインタフェース回路生成システム
小原俊逸, 友野直紀, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会 回路とシステム軽井沢ワークショップ 581 - 586 2005.04
SIMD型プロセッサコア向けHW/SW協調合成システムにおけるパイプライン演算ユニット生成手法
栗原輝, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会 回路とシステム軽井沢ワークショップ 575 - 580 2005.04
A Selective Care Bits Coding Method for Test DAta Compression
Youha Shi, Nozomu Togawa, Shinji Kimura, Masao Yanagisawa, Tatsuo Ohtsuki
電子情報通信学会 回路とシステム軽井沢ワークショップ 241 - 246 2005.04
インダクタンスを考慮した配線遅延の近似式による見積もり
鈴木康成, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会 回路とシステム軽井沢ワークショップ 1 - 6 2005.04
クラスタリングを用いたPET神経受容体画像の画質改善
矢野純一, 木村裕一, 柳澤政生, 内山明彦
第44回日本生体医工学会大会 ポスターセッション 438 2005.04
自己組織化マップを用いた複数MRI画像からの腫瘍自動抽出
細田順一, 上村幸司, 小畠隆行, 生駒洋子, 鎌田正, 神立進, 溝江純悦, 辻井博彦, 柳澤政生, 内山明彦
第44回日本生体医工学会大会 ポスターセッション 430 2005.04
volume data を扱うことのできる手術シミュレーションシステムの開発 - 肝臓モデルにおける切開・切離, 摘出機能の実現
瀧本崇博, 服部麻木, 鈴木薫之, 林部充宏, 大竹義人, 小林進, 柳澤政生, 内山明彦
第44回日本生体医工学会大会 ポスターセッション 353 2005.04
動的フローに適応したネットワークプロセッサ設計とその評価
細田宗一郎, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.VLD150 79 - 84 2005.03
面積制約を考慮したマルチスレッドプロセッサの合成手法
麻生雄一, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.VLD142 31 - 36 2005.03
ネットワークプロセッサ合成システムの改良とその評価
升本英行, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.VLD141 25 - 30 2005.03
ワードベースモンゴメリ乗算器を搭載した高速楕円曲線暗号LSI
内田純平, 奈良竜太, 宮岡祐一郎, 戸川望, 柳沢政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.VLD125 5 - 10 2005.03
A Processor Core Synthesis System in IP-based SoC Design
Naoki Tomono, Shuitsu Kohara, Jumpei Uchida, Yuichiro Miyaoka, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proc. of ASP-DAC 2005 Vol.1 286 - 291 2005.01
FPGAによる海洋生物のための音声解析システムの実装
清水友樹, バール・ラジェンダール, 坂田雅雄, 浦環, 柳澤政生
電子情報通信学会VLSI設計技術研究会 Vol.VLD113 19 - 24 2005.01
A Processor Core Synthesis System in IP-based SoC Design
Naoki Tomono, Shuitsu Kohara, Jumpei Uchida, Yuichiro Miyaoka, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proc. of ASP-DAC 2005 Vol.1 286 - 291 2005.01
A new correction for multiple comparisons in genome-wide case-control association studies based on haplotypes and diplotype configurations
Shogo Fujii, Toshimasa Yamazaki, Masao Yanagisawa, Yozo Ohnishi, Yusuke Nakamura, Naoyuki Kamatani
The 13th Takeda Science Foundation Symposium on Bioscience ポスターセッション 74 2004.12
A Selective Scan Chain Reconfiguration through Run-Length Coding for Test Data Compression and Scan Power Reduction
Youhua Shi, Shinji Kimura, Masao Yanagisawa, Tatsuo Ohtsuki
IEICE Trans. on Fundamentals Vol.E87-A ( No.12 ) 3208 - 3215 2004.12
A Hybrid Dictionary Test Data Compression for Multiscan-Based Designs
Youhua Shi, Shinji Kimura, Masao Yanagisawa, Tatsuo Ohtsuki
IEICE Trans. on Fundamentals Vol.E87-A ( No.12 ) 3193 - 3199 2004.12
High-Level Power Optimization Based on thread Partitioning
Junpei Uchida, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
IEICE Trans. on Fundamentals Vol.E87-A ( No.12 ) 3075 - 3082 2004.12
FPGA-Based Reconfigurable Adaptive FEC
Kazunori Shimizu, Junpei Uchida, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
IEICE Trans. on Fundamentals Vol.E87-A ( No.12 ) 3036 - 3046 2004.12
A new correction for multiple comparisons in genome-wide case-control association studies based on haplotypes and diplotype configurations
Shogo Fujii, Toshimasa Yamazaki, Masao Yanagisawa, Yozo Ohnishi, Yusuke Nakamura, Naoyuki Kamatani
The 13th Takeda Science Foundation Symposium on Bioscience ポスターセッション 74 2004.12
レジスタ分散型アーキテクチャを対象とするフロアプランを考慮した高位合成手法
田中真, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会VLSI設計技術研究会 Vol.VLD82 127 - 132 2004.12
A Selective Scan Chain Reconfiguration through Run-Length Coding for Test Data Compression and Scan Power Reduction
Youhua Shi, Shinji Kimura, Masao Yanagisawa, Tatsuo Ohtsuki
IEICE Trans. on Fundamentals Vol.E87-A ( No.12 ) 3208 - 3215 2004.12
A Hybrid Dictionary Test Data Compression for Multiscan-Based Designs
Youhua Shi, Shinji Kimura, Masao Yanagisawa, Tatsuo Ohtsuki
IEICE Trans. on Fundamentals Vol.E87-A ( No.12 ) 3193 - 3199 2004.12
High-Level Power Optimization Based on thread Partitioning
Junpei Uchida, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
IEICE Trans. on Fundamentals Vol.E87-A ( No.12 ) 3075 - 3082 2004.12
FPGA-Based Reconfigurable Adaptive FEC
Kazunori Shimizu, Junpei Uchida, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
IEICE Trans. on Fundamentals Vol.E87-A ( No.12 ) 3036 - 3046 2004.12
A statistical clustering method for classifying the Invader assay genotyping data
Shuichi Takitoh, Shogo Fujii, Yoichi Mase, Naoyuki Kamatani, Toshimasa Yamazaki, Yozo Ohnishi, Yusuke Nakamura, Masao Yanagisawa
The American Society of Human Genetics 54th Annual Meeting ABSTRACTS ポスターセッション 511 2004.10
A sub-operation parallelism optimization algorithm in HW/SW partitioning for SIMD processor cores
Hideki Kawazu, Junpei Uchida, Yuichiro Miyaoka, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proc. of SASIMI2004 483 - 490 2004.10
A statistical clustering method for classifying the Invader assay genotyping data
Shuichi Takitoh, Shogo Fujii, Yoichi Mase, Naoyuki Kamatani, Toshimasa Yamazaki, Yozo Ohnishi, Yusuke Nakamura, Masao Yanagisawa
The American Society of Human Genetics 54th Annual Meeting ABSTRACTS ポスターセッション 511 2004.10
A sub-operation parallelism optimization algorithm in HW/SW partitioning for SIMD processor cores
Hideki Kawazu, Junpei Uchida, Yuichiro Miyaoka, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proc. of SASIMI2004 483 - 490 2004.10
Invader Assay法の出力結果の自動クラスタリング手法-最短距離法を初期値としたMCMCによる手法
間瀬洋一, 瀧藤修一, 藤井省吾, 鎌谷直之, 山崎敏正, 大西洋三, 中村祐輔, 柳澤政生
2004.10
フロアプランとタイミング制約に基づくレジスタ間データ転送を考慮した高位合成手法
田中真, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫
情報処理学会DAシンポジウム2004 Vol.2004 ( No.8 ) 283 - 288 2004.07
IP再利用を考慮したシステムLSIにおけるプロセッサコア合成システム
友野直紀, 小原俊逸, 内田純平, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫
情報処理学会DAシンポジウム2004 Vol.2004 ( No.8 ) 19 - 24 2004.07
A Hardware/Software Cosynthesis Algorithm for Processors with Heterogeneous Datapaths
Yuichiro Miyaoka, Nozomu Togawa, Masao yanagisawa, Tatsuo Ohtsuki
IEICE Trans. on Fundamentals Vol.E87-A ( No.4 ) 830 - 836 2004.04
SIMD型プロセッサコア向けHW/SW分割における内部演算並列度最適化手法
川津秀樹, 宮岡祐一郎, 戸川望, 柳澤政生, 大附辰夫
電子情報通信学会 回路とシステム軽井沢ワークショップ 579 - 584 2004.04
A Hardware/Software Cosynthesis Algorithm for Processors with Heterogeneous Datapaths
Yuichiro Miyaoka, Nozomu Togawa, Masao yanagisawa, Tatsuo Ohtsuki
IEICE Trans. on Fundamentals Vol.E87-A ( No.4 ) 830 - 836 2004.04
携帯機器を対象としたJava動的コンパイラにおけるプロファイリングシステム
情報処理学会研究報告 2004-MBL-28 2004.03
ネットワークプロセッサ合成システム
電子情報通信学会技術報告 VLD2003-145 2004.03
HW/SW分割システムにおける仮想IP類推手法
電子情報通信学会技術報告 VLD2003-151 2004.03
面積制約を考慮したCAMプロセッサ最適化手法
電子情報通信学会技術報告 VLD2003-152 2004.03
インターリーブを考慮したReconfigurable Adaptive FEC
電子情報通信学会技術報告 VLD2003-151 2004.03
Packed SIMD型命令を持つプロセッサ合成システムのためのリターゲッタブルコンパイラ
電子情報通信学会技術報告 VLD2003-157 2004.03
An efficient algorithm/architecture codesign for image encoders
J Choi, N Togawa, T Ikenaga, S Goto, M Yanagisawa, T Ohtsuki
2004 47TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL II, CONFERENCE PROCEEDINGS 469 - 472 2004
Reducing test data volume for multiscan-based designs through single/sequence mixed encoding
Y Shi, S Kimura, N Togawa, M Yanagisawa, T Ohtsuki
2004 47TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL II, CONFERENCE PROCEEDINGS 445 - 448 2004
Alternative run-length coding through scan chain reconfiguration for joint minimization of test data volume and power consumption in scan test
Youhua Shi, Shinji Kimura, Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki
Proceedings of the Asian Test Symposium 432 - 437 2004
Experimental evaluation of high-level energy optimization based on thread partitioning
J Uchida, Y Miyaoka, N Togawa, M Yanagisawa, T Ohtsuki
PROCEEDINGS OF THE 2004 IEEE ASIA-PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS, VOL 1 AND 2 Vol.1 161 - 164 2004
A reconfigurable adaptive FEC system for reliable wireless communications
K Shimizu, N Togawa, T Ikenaga, M Yanagisawa, S Goto, T Ohtsuki
PROCEEDINGS OF THE 2004 IEEE ASIA-PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS, VOL 1 AND 2 Vol.1 13 - 16 2004
プロセッサにおける配線の再構成可能性の利用について
電子情報通信学会技術報告 VLD2003-114 2004.01
A Thread Partitioning Algorithm in Low Power High-Level Synthesis
Proc. of ASP-DAC 2004 2004.01
A Cosynthesis Algorithm for Application Specific Processors with Heterogeneous Datapaths
Proc. of ASP-DAC 2004 2004.01
Instruction Set and Functional Unit Synthesis for SIMD Processor Cores
Proc. of ASP-DAC 2004 2004.01
An efficient algorithm/architecture codesign for image encoders
J Choi, N Togawa, T Ikenaga, S Goto, M Yanagisawa, T Ohtsuki
2004 47TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL II, CONFERENCE PROCEEDINGS 469 - 472 2004
Reducing test data volume for multiscan-based designs through single/sequence mixed encoding
Y Shi, S Kimura, N Togawa, M Yanagisawa, T Ohtsuki
2004 47TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL II, CONFERENCE PROCEEDINGS 445 - 448 2004
Experimental evaluation of high-level energy optimization based on thread partitioning
J Uchida, Y Miyaoka, N Togawa, M Yanagisawa, T Ohtsuki
PROCEEDINGS OF THE 2004 IEEE ASIA-PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS, VOL 1 AND 2 Vol.1 161 - 164 2004
A reconfigurable adaptive FEC system for reliable wireless communications
K Shimizu, N Togawa, T Ikenaga, M Yanagisawa, S Goto, T Ohtsuki
PROCEEDINGS OF THE 2004 IEEE ASIA-PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS, VOL 1 AND 2 Vol.1 13 - 16 2004
A Built-in Reseeding Technique for LFSR-Based Test Pattern Generation
IEICE Trans. on Fundamentals Vol.E86-A, No.12 2003.12
A Hardware/Software Partitioning Algorithm for Processor Cores with Packed SIMD-Type Instructions
IEICE Trans. on Fundamentals Vol.E86-A, No.12 2003.12
Real-time identification and tracking of Sperm whales in a multi-whale scenario
15th Marine Mammal Conf. 2003.12
A Parallel Algorithm of GENEHUNTER on Multi-Processors
The American Journal of Human Genetics Vol.73, No. 5 2003.11
ldlight:A Fast Haplotype Inference Algorithm for Large-Scale Unphased Diploid Genotype Data based on EM Algorithm and Graph Theoretical Data Structure
The American Journal of Human Genetics Vol.73, No.5 2003.11
プロセッサにおける配線の再構成可能性の利用について
第7回システムLSIワークショップ 2003.11
面積制約を考慮したCAMプロセッサ向けハードウェア/ソフトウェア協調設計手法
電子情報通信学会技術報告 VLD2003-89 2003.11
PGAを用いたReconfigurable Adaptive FECの実装と評価
電子情報通信学会技術報告 DSP2003-138 2003.10
公共空間におけるハンドオフ時間短縮を考慮したBluetoothネットワークの手順に関する一検討
電子情報通信学会技術報告 CQ2003-57 2003.09
分岐距離による再送手法選択式マルチキャスト
電子情報通信学会技術報告 CQ2003-58 2003.09
ハプロタイプ推定手法、推定装置、プログラム
特許番号2003-327943 2003.09
動的再構成可能システムによるAdaptive FECの実装
情報処理学会DAシンポジウム2003論文集 2003.07
畳み込み機構をもつFPGAのマッピング能力について
情報処理学会DAシンポジウム2003論文集 2003.07
冗長記述を利用したVHDLへの透かし埋め込み手法
情報処理学会DAシンポジウム2003論文集 2003.07
VDEC IPプロジェクトの成果とその利用について 1.プロセッサコアIP
情報処理学会DAシンポジウム2003論文集 2003.07
システムLSIをにおける定性的側面を考慮したハードウェア/ソフトウェア分割システム
情報処理学会DAシンポジウム2003論文集 2003.07
An Instruction-Set Simulator Generator for SIMD Processor Cores
Proc. of SASIMI2003 2003.04
不規則なデータパスを持つプロセッサのハードウェア/ソフトウェア協調合成手法
電子情報通信学会 回路とシステム軽井沢ワークショップ論文集 2003.04
ネットワークスイッチング処理を対象としたCAMプロセッサ自動合成システム
電子情報通信学会 回路とシステム軽井沢ワークショップ論文集 2003.04
高位合成システムにおけるスレッド分割を用いた低消費電力化手法
電子情報通信学会技術報告 VLD2002-221, pp.7-12 2003.03
SIMD型プロセッサコア向けHW/SW分割におけるSIMD型演算最適化手法
電子情報通信学会技術報告 VLD2002-222, pp.13-18 2003.03
閾値検索機能付きCAMプロセッサの最適化手法
電子情報通信学会技術報告 VLD2002-223, pp.19-24 2003.03
ldlight:A Fast Haplotype Inference Algorithm for Large-Scale Unphased Diploid Genotype Data based on EM Algorithm and Graph Theoretical Data Structure
The American Society of Human Genetics 2003
A Parallel Algorithm of GENEHUNTER on Multi-Processors
The American Society of Human Genetics 2003
A Hardware/Software Cosynthesis System for Processor Cores with Content Addressable Memories
IEICE Trans. on Fundamentals Vol.E86-A, No.5, pp.1082--1092 2003
An Instruction-Set Simulator Generator for SIMD Processor Cores
Proc. of SASIMI2003 pp.160--167 2003
A hardware/software partitioning algorithm for SIMD processor cores
Proc. of ASP-DAC 2003 /, 135-140 2003
A hardware/software partitioning algorithm for SIMD processor cores
Proc. of ASP-DAC 2003 pp.135--140 2003.01
MPEG-4コアプロファイル符号に対応した専用演算器を持つDSP
電子情報通信学会技術報告 VLD2002-134, pp.25-30 2003.01
ハードウェアIPの応答時間を考慮したプロセッサ合成システム
電子情報通信学会技術報告 VLD2002-136, pp.37-42 2003.01
ハードウェアIPの応答時間を考慮したプロセッサコアのハードウェア/ソフトウェア分割手法
電子情報通信学会技術報告 VLD2002-135, pp.31-36 2003.01
ldlight:A Fast Haplotype Inference Algorithm for Large-Scale Unphased Diploid Genotype Data based on EM Algorithm and Graph Theoretical Data Structure
The American Society of Human Genetics 2003
A Parallel Algorithm of GENEHUNTER on Multi-Processors
The American Society of Human Genetics 2003
A Hardware/Software Cosynthesis System for Processor Cores with Content Addressable Memories
IEICE Trans. on Fundamentals Vol.E86-A, No.5, pp.1082--1092 2003
An Instruction-Set Simulator Generator for SIMD Processor Cores
Proc. of SASIMI2003 pp.160--167 2003
A hardware/software partitioning algorithm for SIMD processor cores
Proc. of ASP-DAC 2003 pp.135--140 2003
An algorithm and a flexible architecture for fast block-matching motion estimation
IEICE Trans. on Fundamentals Vol.E85-A,No.12,pp.2603--2611 2002.12
A high-level energy-optimizing algorithm for system VLSIs with Gated Clocks
IEICE Trans. on Fundamentals Vol.E85-A,No12,pp.2655--2666 2002.12
閾値検索を持つCAMプロセッサの自動合成システム
電子情報通信学会技術報告 VLD2002-113, pp.187-192 2002.11
動的再構成可能システムによるプロトコルブースタの実装
電子情報通信学会技術報告 VLD2002-103, pp.127-132 2002.11
A Software/Hardware Codesign for MPEG Encoder
FIT2002 2002.09
仮想IP類推機構を有する動画像処理向けシステムVLSIのためのハードウェア/ソフトウェア分割システム
情報処理学会DAシンポジウム2002論文集 pp.173--178 2002.07
Packed SIMD型命令を持つプロセッサを対象としたハードウェア/ソフトウェア協調合成システムのための並列化コンパイル手法
電子情報通信学会技術報告 CAS2002-38, pp.79-84 2002.06
Packed SIMD型命令を持った画像処理プロセッサのためのハードウェア/ソフトウェア分割手法
電子情報通信学会技術報告 CAS2002-39, pp.85-90 2002.06
System-level Function and Architecture Codesign for Optimization of MPEG Encoder
ITC-CSCC'02 2002.06
Packed SIMD型命令を持つプロセッサを対象としたハードウェア/ソフトウェア協調合成システムのためのハードウェアユニット生成手法
情報処理学会論文誌 Vol.43,No.5,pp.1191-1201 2002.05
ディジタル信号処理向けプロセッサのためのシミュレータ生成手法
情報処理学会論文誌 Vol.43,No.5,pp.1202--1213 2002.05
High-Level Area/Delay/Power Estimation for Low Power System VLSIs with Gated Clocks
IEICE Trans. on Fundamentals Vol.E85-A, No.4, pp.827-834 2002.04
DSPプロセッサコアのハードウェア/ソフトウェア協調合成システムのための演算語長縮小化手法
電子情報通信学会 回路とシステム軽井沢ワークショップ論文集 pp.429-434 2002.04
Packed SIMD型演算器を持つディジタル信号処理プロセッサのためのリターゲッタブルシミュレータ生成手法
電子情報通信学会技術報告 VLD2001-162, pp.17-24 2002.03
IP再利用を考慮した動画像処理システムVLSI向けハードウェア/ソフトウェア分割設計支援システム
電子情報通信学会技術報告 VLD2001-164, pp.33-40 2002.03
制御処理ハードウェア高位合成のためのコントロールデータフローグラフ変形手法
電子情報通信学会技術報告 VLD2001-165, pp.41-48 2002.03
A high-level energy-optimizing algorithm for system VLSIs with Gated Clocks
IEICE Trans. on Fundamentals E85-A/12, 2655-2666 2002
An algorithm and a flexible architecture for fast block-matching motion estimation
IEICE Trans. on Fundamentals E85-A/12, 2603-2611 2002
A Software/Hardware Codesign for MPEG Encoder
FIT 2002 /, 2002
System-level Function and Architecture Codesign for Optimization of MPEG Encoder
ITC-CSCC'02 /, 2002
High-Level Area/Delay/Power Estimation for Low Power System VLSIs with Gated Clocks
IEICE Trans. on Fundamentals E85-A/4, 827-834 2002
システムVLSIのための高位面積/遅延/消費電力見積りに基づく低消費電力指向高位合成手法
電子情報通信学会技術報告 VLD2001-144, pp.93-100 2002.01
ロジック入力用レベルシフトコンパレータ設計考察
電子回路研究会技術報告 ETC-02-16, pp.13-17 2002.01
A high-level energy-optimizing algorithm for system VLSIs with Gated Clocks
IEICE Trans. on Fundamentals Vol.E85-A, No.12, pp.2655--266 2002
An algorithm and a flexible architecture for fast block-matching motion estimation
IEICE Trans. on Fundamentals Vol.E85-A,No.12, pp.2603--2611 2002
A Software/Hardware Codesign for MPEG Encoder
FIT2002 2002
System-level Function and Architecture Codesign for Optimization of MPEG Encoder
ITC-CSCC'02 2002
ディジタル信号処理向けプロセッサのためのシミュレータ生成手法
情報処理学会論文誌 43/5, 1202-1213 2002
Packed SIMD型命令を持つプロセッサを対象としたハードウェア/ソフトウェア協調合成システムのためのハードウェアユニット生成手法
情報処理学会論文誌 43/5, 1191-1201 2002
メモリとのインターフェース仕様を考慮した演算語長縮小に基づくプロセッサコアのハードウェア/ソフトウェア協調合成システム
電子情報通信学会技術報告 vol.VLD2001-11, pp.127-132 2001.11
Area and Delay Estimation in Hardware/Software Cosynthesis for Digital Signal Processor Cores
IEICE Trans. on Fundamentals vol.E84-A, No.11, pp.2639--264 2001.11
A New Hardware/Software Partitioning Algorithm for DSP Processor Cores with Two Types of Register Files
IEICE Trans. on Fundamentals vol.E84-A, No.11, pp.2802-2807 2001.11
ディジタル信号処理向けプロセッサのためのシミュレータ生成手法
情報処理学会DAシンポジウム2001論文集 pp.137-142 2001.07
Packed SIMD型命令を持つプロセッサを対象としたハードウェア/ソフトウェア協調合成システムのためのハードウェアユニット生成手法
情報処理学会DAシンポジウム2001論文集 pp.223-228 2001.07
ディジタル信号処理向けプロセッサコアのPacked SIMD型ハードウェア生成手法
電子情報通信学会技術報告 vol.VLD2001-2, pp.7-14 2001.05
An Area/Time Optimizing Algorithm in High-Level Synthesis of Control-Based Hardwares
IEICE Trans. on Fundamentals vol.E84-A, No.5, pp.1166-1176 2001.05
Gated Clockによる低消費電力化システムVLSIの高位面積/遅延/消費電力見積もり
回路とシステム軽井沢ワークショップ論文集 pp.591-596 2001.04
ソフトIPのための保護アルゴリズム
回路とシステム軽井沢ワークショップ論文集 pp.411-416 2001.04
A Hardware/Software Cosynthesis System for CAM Processors
Proc. of Synthesis and System Integration of Mixed Technologies (SASIMI2001) pp.37-44 2001.04
システムLSIを対象としたハードウェア/ソフトウェア分割システム
電子情報通信学会VLSI設計技術研究会技術報告 vol.VLD2000, no.140, pp.37-42 2001.03
画像処理を対象としたPacked SIMD型命令セットを持つプロセッサのハードウェア/ソフトウェア協調合成システムにおける並列化Cコンパイラ
電子情報通信学会VLSI設計技術研究会技術報告 vol.VLD2000,no.139, pp.31-36 2001.03
制御処理ハードウェアの高位合成システムにおける面積/遅延見積もり手法
情報処理学会システムLSI設計技術研究会研究報告 vol.SLDM2001, no.100, pp.25-32 2001.02
RC等価回路に基づくクロストーク低減配線手法
情報処理学会システムLSI設計技術研究会研究報告 vol.SLDM2001, no.100, pp.17-24 2001.02
A New Hardware/Software Partitioning Algorithm for DSP Processor Cores with Two Types of Register Files
IEICE Trans. On Fundamentals E84-A/11, 2802-2807 2001
Area and Delay Estimation in Hardware/Software Cosynthesis for Digital Signal Processor Cores
IEICE Trans. on Fundamentals E84-A/11, 2639-2647 2001
An Area/Time Optimizing Algorithm in High-Level Synthesis of Control-Based Hardwares
IEICE Trans. on Fundamentals E84-A/5, 1166-1176 2001
A Hardware/Software Cosynthesis System for CAM Processors
Proc. SASIMI 2001 /, 37-44 2001
発見的算法と分枝限定法を用いた計算時間予測に基づくリソースバインディング手法
電子情報通信学会VLSI設計技術研究会技術報告 vol.VLD2000, no.119, pp.17-24 2001.01
FPGAを用いた動的再構成可能システムを対象とするスケジューリング手法
電子情報通信学会VLSI設計技術研究会技術報告 vol.VLD-2000, no.115, pp.33-40 2001.01
パラメータ付けされた動的再構成可能システムとその応用
電子情報通信学会VLSI設計技術研究会技術報告 vol.VLD-2000, no.114, pp.25-32 2001.01
A Hardware/Software Partitioning Algorithm for Digital Signal Processor Cores with Two Types of Register Files
Proc. IEEE Asia-Pacific Conf. on Circuits and Systems (APCCAS2000) pp.544-547 2000.12
CAM Processor Synthesis Based on Behavioral Descriptions
IEICE Trans. Fundamentals vol.E83-A, no.12, pp.2464-2473 2000.12
A Hardware/Software Partitioning Algorithm for Digital Signal Processor Cores with Two Types of Register Files
Proc. IEEE Asia-Pacific Conf. on Circuits and Systems (APCCAS2000) pp.544-547 2000.12
CAM Processor Synthesis Based on Behavioral Descriptions
IEICE Trans. Fundamentals vol.E83-A, no.12, pp.2464-2473 2000.12
CAMプロセッサを対象とするハードウェア/ソフトウェア協調合成システム
電子情報通信学会VLSI設計技術研究会技術報告 vol.2000, no.84, pp.89-94 2000.11
機能メモリを使用したプロセッサの面積/遅延見積り手法
電子情報通信学会VLSI設計技術研究会技術報告 vol.2000, no.83, pp.83-88 2000.11
制御処理ハードウェアの高位合成のための高速な面積/時間最適化アルゴリズム
情報処理学会DAシンポジウム2000論文集 pp.27-32 2000.07
A High Performance Embedded Wavelet Video Coder
IEICE Trans. Fundamentals vol.E83-A, no.6, pp.979-986 2000.06
A High Performance Embedded Wavelet Video Coder
IEICE Trans. Fundamentals vol.E83-A, no.6, pp.979-986 2000.06
A Behavioral Synthesis System for Processors with Content Addressable Memories
Proc. Synthesis and System Integration of Mixed Technologies (SASIMI2000) pp.56-63 2000.04
システムVLSIの動作合成におけるレイアウト面積・遅延見積もり手法
第13回回路とシステム(軽井沢)ワークショップ論文集 pp.125-130 2000.04
A Behavioral Synthesis System for Processors with Content Addressable Memories
Proc. Synthesis and System Integration of Mixed Technologies (SASIMI2000) pp.56-63 2000.04
歩行者を対象とした地図データ配信システムにおける専用プロセッサの設計と評価
電子情報通信学会VLSI設計技術研究会技術報告 VLD99-267, pp.15-22 2000.03
FPGAを用いた動的再構成可能システムと暗号化アルゴリズム
電子情報通信学会VLSI設計技術研究会技術報告 VLD99-109, pp.7-14 2000.03
A Hardware/Software Cosynthesis System for Digital Signal Processor Cores with Two Types of Register Files
IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E83-A; 3 2000.03
CAM Processor Synthesis Based on Behavioral Descriptions
IEICE Trans. Fundamentals E83-A/12,2464-2473 2000
A Hardware/Software Partitioning Algorithm for Digital Signal Processor Cores with Two Types of Register Files
Proc. IEEE Asia-Pacific Conf. on Circuits and Systems(APCCAS2000) /,544-547 2000
A High Performance Embedded Wavelet Video Coder
IEICE Trans. Fundamentals E83-A/6,979-986 2000
A Behavioral Synthesis System for Processors with Content Addressable Memories
Proc. Synthesis and System Integration of Mixed Technologies(SASIMI2000) /,56-63 2000
A Hardware/Software Cosynthesis System for Digital Signal Processor Cores with Two Types of Register Files
IEICE Transactions on Fundamentals of Electronics,Communications and Computer Sciences E 83-A/3,442-451 2000
An Area/Time Optimizing Algorithm in High-Level Synthesis for Control-Based Hardwares
Proc. of ASP-DAC 2000 pp.309-312 2000.01
2種類のレジスタファイルを持つディジタル信号処理向けプロセッサのハードウェア/ソフトウェア分割手法
電子情報通信学会VLSI設計技術研究会技術報告 VLD99-76, pp.9-16 1999.11
ディジタル信号処理向けプロセッサコアの面積/遅延見積り手法
電子情報通信学会VLSI設計技術研究会技術報告 VLD99-75, pp.1-8 1999.11
A Hardware/Software Cosynthesis System for Digital Signal Processor Cores
IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences E82-A; 11, pp.2325-2337 1999.11
制御処理ハードウェアの高位合成システムのための面積/時間最適化アルゴリズム
電子情報通信学会VLSI設計技術研究会技術報告 VLD99-66, pp.15-22 1999.09
A Simultaneous Placement and Global Routing Alogorithm for FPGAs with Power Optimization
Journal of Circuits, Systems, and Computers 9; 1&2, pp.99-112 1999.09
Fast Motion Esitimation Scheme for Video Coding Using Feature Vector Matching and Motion Vector's Correlations
Journal of Circuits, Systems, and Computers 9; 1&2, pp.67-82 1999.09
制御処理を主体としたハードウェア記述生成手法
情報処理学会DAシンポジウム'99論文集 pp.195-200 1999.07
制御処理を主体としたハードウェアを対象とする高位合成システムとその適用
情報処理学会DAシンポジウム'99論文集 pp.189-194 1999.07
2種類のレジスタファイルを持ったディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システム
電子情報通信学会回路とシステム(軽井沢)ワークショップ論文集 pp.115-120 1999.04
分枝限定に基づく最適解を保証するリソースバインディング手法
情報処理学会論文誌 40; 4, pp.1565-1577 1999.04
FPGAを用いた動的再構成可能システムとその応用
電子情報通信学会VLSI設計技術研究会 98;143,pp.17-24 1999.03
A Depth-Constrained Technology Mapping Algorithm for Logic-Blocks Composed of Tree-Structured LUTs
IEICE Trans. on Fundamentals E82-A;3,pp.473-482 1999.03
2種類のレジスタファイルを持ったディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システムとその並列化コンパイラ
電子情報通信学会フォールトトレラントシステム研究会 98;132,pp.71-78 1999.02
A Hardware/Software Cosynthesis System for Digital Signal Processor
IEICE Transactions on Fundamentals of Electronics,Communications and Computer Sciences E 82-A/11,2325-2337 1999
A Simultaneous Placement and Global Routing Algorithm for FPGAs with Power Optimization
Journal of Circuits,System,and Computers 9/1 & 2,99-112 1999
Fast Motion Estimation Scheme for Video Coding Using Feature Vector Matching and Motion Vector's Correlations
Journal of Circuits,Systems, and Computers 9/1 & 2,67-82 1999
An Optimal Binding Algorithm in High -level Synthesis System for Digital Signal Processing
Transaction of Information Processing Society of Japan 40/4,1565-1577 1999
A Depth-Constrained Technology Mapping Algorithm for Logic-Blocks Composed of Tree-Structured LUTs
Transaction of Institute of Electronics, Information, and Communication Engineers E82-A/3,473-482 1999
A Hardware/Software Partitioning Algorithm for Processor Cores of Digital Signal Processing
Proceedings of Asia and South Pacific Design Automation Conference /,335-338 1999
A Hardware/Software Partitioning Algorithm for Processor Cores of Digital Signal Processing
Proc. ASP-DAC'99 pp.335-338 1999.01
分枝限定に基づく最適解を保証するリソースバインディング手法
情報処理学会論文誌 40/4,1565-1577 1999
FPGAのマクロブロックを対象とした配置概略配線同時処理手法
電子情報通信学会VLSI設計技術研究会 98;115,pp.123-130 1998.12
A High-Level Synthesis System for Digital Signal Processing Based on Data-Flow Graph Enumeration
IEICE Trans. on Fundamentals E81-A;12,pp.2563-2575 1998.12
A Simultaneous Placement and Global Routing Algorithm for FPGAs with Power Optimization
Proc. APCCAS'98 pp.125-128 1998.11
機能メモリを使用したプロセッサを対象とするハードウェア/ソフトウェア協調合成システム
電子情報通信学会コンピュータシステム研究会 98;85,pp.31-38 1998.09
最適解を保証するリソースバインディング手法
情報処理学会DAシンポジウム'98論文集 pp.245-250 1998.07
A Fast Scheduling Algorithm Based on Gradual Time-Frame Reduction for Datapath Synthesis
IEICE Trans. on Fundamentals E81-A;6,pp.1231-1241 1998.06
分布定数回路の遅延感度解析に基づくクロック配線最適化手法
情報処理学会設計自動化研究会 88;4,pp.21-28 1998.05
An FPGA Layout Reconfiguration Algorithm Based on Global Routes for Engineering Changes in System Design Specifications
IEICE Trans. on Fundamentals E81-A;5,pp.873-884 1998.05
ツリー状に接続されたLUTを対象とした深さ制約付きテクノロジーマッピング手法
電子情報通信学会回路とシステム(軽井沢)ワークショップ論文集 pp.343-348 1998.04
パイプラインプロセッサのハードウェア記述自動生成手法
電子情報通信学会VLSI設計技術研究会 97;117,pp.33-40 1998.03
ディジタル信号処理向けプロセッサの自動合成システムにおける並列化コンパイラ
電子情報通信学会VLSI設計技術研究会 97;116,pp.25-32 1998.03
ディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システム
電子情報通信学会VLSI設計技術研究会 97;115,pp.17-24 1998.03
An Incremental Placement and Global Routing Algorithm for Field-Programmable Gate Arrays
Proc. ASP-DAC'98 pp.519-526 1998.02
A High-Level Synthesis System for Digital Signal Processing Based on Enumerating Data-Flow Graphs
Proc. ASP-DAC'98 pp.265-274 1998.02
A High-Level Synthesis System for Digital Signal Processing Based on Data-Flow Graph Enumeration
Transaction of Institute of Electronics, Information, and Communication Engineers E81-A/12,2563-2575 1998
A Simultaneous Placement anf Global Routing Algorithm for FPGAs with Power Optimization
Proceedings of Asia-Pacific Conference on Circuits and Systems /,125-128 1998
A Fast Scheduling Algorithm Based on Gradual Time-Frame Reduction for Datapath Synthesis
Transaction of Institute of Electronics, Information, and Communication Engineers E81-A/6,1231-1241 1998
An FPGA Layout Reconfiguration Algorithm Based on Global Routes for Engineering Changes in System Design Specifications
Transaction of Institute of Electronics, Information and Communication Engineers E81-A/5,873-884 1998
An Incremental Placement and Global Routing Algorithm for Field-Programmable Gate Arrays
Proceedings of Asia and South Pacific Design Automation Conference /,519-526 1998
A High-Level Synthesis System for Digital Signal Processing Based on Enumerating Data-Flow Graphs
Proceedings of Asia and South Pacific Design Automation Conference /,265-274 1998
ツリー構造を持つ論理ブロックを対象としたテクノロジマッピング手法
電子情報通信学会VLSI設計技術研究会 97;104,pp.29-36 1997.12
VDEC用ライブラリの開発とそれを利用したVLSI設計事例
第1回システムLSI琵琶湖ワークショップ pp.383-387 1997.11
連想メモリを搭載したハードウェアエンジンによる故障回路並列故障シミュレーションの高速化手法
情報処理学会設計自動化研究会 97;103,pp.81-88 1997.10
Fast Scheduling and Allocation Algorithms for Entropy CODEC
IEICE Trans. on Information and Systems E80-D;10,pp.982-992 1997.10
A Performance-Oriented Simultaneous Placement and Global Routing Algorithm for Transport-Processing FPGAs
IEICE Trans. on Fundamentals E80-A;10,pp.1795-1806 1997.10
ディジタル信号処理を対象とした高位合成システムにおける高速なスケジューリングアルゴリズム
情報処理学会DAシンポジウム'97論文集 pp.167-172 1997.07
商用ツールを利用したLSI設計用ライブラリの開発
情報処理学会DAシンポジウム'97論文集 pp.25-30 1997.07
FPGAを対象とした低消費電力指向配置・概略配線同時処理手法
電子情報通信学会VLSI設計技術研究会 97;42,pp.191-198 1997.06
システム設計仕様の部分的変更を実現する概略配線径路を考慮したFPGA向けレイアウト再構成手法
電子情報通信学会回路とシステム軽井沢ワークショップ論文集 pp.187-192 1997.04
スケッチレイアウトシステムにおけるBGAパッケージ配線手法
電子情報通信学会VLSI設計技術研究会 VLD96;106 1997.03
接続コストの最小化を目的とした高速アロケーション手法
電子情報通信学会VLSI設計技術研究会 VLD96;96 1997.03
A Circuit Partitioning Algorithm with Path Delay Constraints for Multi-FPGA Systems
電子情報通信学会英文論文誌 E80-A;3 1997.03
Fast Scheduling and Allocation Algorithms for Entropy CODEC
Transaction of Institute of Electronics, Information and Communication Engineers E80-D/10,982-992 1997
A Performance-Oriented Simultaneous Placement and Global Routing Algorithm for Transport-Processing FPGAs
Transaction of Institute of Electronics, Information and Communication Engineers E80-A/10,1795-1806 1997
A BGA Package Routing Algorithm on Sketch Layout System
The Journal of Japan Institute for Interconnecting and Packaging Electronic Circuits 12/4,241-246 1997
A Circuit Partition Algorithm with Path Delay Constraints for Multi-FPGA Systems
Transaction of Institute of Electronics, Information, and Communication Engineers E80-A/3,494-505 1997
A Simultaneous Placement and Global Ronting Algorithm with Path Length Constraints for Transport-Processing FPGAs
Proceedings of Asia and South Pacific Design Automation Conference /,569-578 1997
A Simultaneous Placement and Global Routing Algorithm with Path Length Constraints for Transport-Processing FPGAs
Proc. of ASP-DAC'97 1997.01
Dharmaアーキテクチャに基づくFPGAチップの試作
マイクロエレクロトニクス研究開発機構第15回研究交流会 1996.12
Simultaneous Placement and Global Routing for Transport-Processing FPGA Layout
電子情報通信学会英文論文誌 E79-A;12 1996.12
Scheduling and Allocation Algorithm for Entropy CODEC
Proc. of SASIMI'96 1996.11
A Performance-Oriented Circuit Partitioning Algorithm with Logic-Block Replication for Multi-FPGA Systems
Proc. of APCCAS'96 1996.11
パス長制約を考慮した通信処理用FPGA向け配置・概略配線同時処理手法
電子情報通信学会VLSI設計技術研究会 VLD96;56 1996.10
高位合成システムを用いた画像符号化アルゴリズムのハードウェア合成手法
情報処理学会DAシンポジウム'96論文集 1996.08
データパス設計を対象とした高位合成システム
情報処理学会DAシンポジウム'96論文集 1996.08
通信処理用FPGAを対象とした配置・概略配線同時処理手法
情報処理学会設計自動化研究会 DA96;51 1996.05
プリント配線板を対象とした二層均等化スペーシング手法
情報処理学会設計自動化研究会 DA96;51 1996.05
パス遅延制約を考慮したマルチFPGA用回路分割手法
電子情報通信学会回路とシステム軽井沢ワークショップ論文集 1996.04
イタレーション間データ依存制約を考慮したパイプライン化DSPスケジューリング手法
電子情報通信学会VLSI設計技術研究会 VLD95;134 1996.03
条件分岐構造を持つコントロールデータフローグラフの時間制約スケジューリング手法
電子情報通信学会VLSI設計技術研究会 VLD95;133 1996.03
A Simultaneous Technology Mapping, Placement, and Global Routing Algorithm for FPGAs with Path Delay Constraints
電子情報通信学会英文論文誌 E79-A;3 1996.03
エントロピーCODECの高位合成手法
情報処理学会設計自動化研究会 DA96;16 1996.02
Simultaneous Placement and Global Ronting for Transport-Processing FPGA Layout
Transaction of Institute of Electronics, Information, and Communication Engineers E79-A/12,2140-2150 1996
Scheduling and Alloeation Algorithm for Entropy CODEC
Proceedings of SASIMI'96 /,149-154 1996
A Performance-Oriented Circuit Partitioning Algorithm with Logic-Block Replication for Mults-FPGA Systems
Proceedings of Asia-Pacific Conference on Circuits and Systems /,294-297 1996
A Rontability Cheeking Method in Sketch Layout System
The Journal of Japan Institute for Interconnecting and Packaging Electronic Circuits 11/6,416-422 1996
A Data Representing Method for Flexible Layout Systems
The Journal of Japan Institute for Interconnecting and Packaging Electronic Circuits 11/6,408-415 1996
A Simultaneous Technology Mapping, Placement, and Global Routing Algorithm for FPGAs with Path Delay Constraints
Transaction of Institute of Electronics, Information, and Communication Engineers E79-A/3,321-329 1996
A CAM-Based Parallel Fault, Simulation Algorithm with Minimal Storage Size
電子情報通信学会英文論文誌 E78-A;12 1995.12
A Circuit Partitioning Algorithm with Replication Capability for Multi-FPGA Systems
電子情報通信学会英文論文誌 E78-A;12 1995.12
パイプライン化DSPのデータパス・スケジューリング手法-動作記述からSFL記述の自動合成
第7回パルテノン研究会 1995.11
リソースアロケーションを考慮したデータパス・スケジューリング手法
電子情報通信学会VLSI設計技術研究会 VLD95;97 1995.10
動作記述からのデータフローグラフ生成手法
電子情報通信学会VLSI設計技術研究会 VLD95;96 1995.10
ASP-DAC'95 Best Paper Award
1995.08
Maple-opt: A Simultaneous Technology Mapping, Placement, and Global Routing Algorithm for FPGAs with Performance Optimization
Proc. of ASP-DAC'95 1995.08
A CAM Based Parallel Fault Simulation Algorithm with Minimal Storage Size
Proc. of SASIMI'95 1995.08
I/Oピン数最小化を目的とした回路分割手法
Proc. of FPGA/PLD Design Conference 1995.07
マルチFPGAを対象とした階層的回路分割手法
電子情報通信学会回路とシステム研究会 VLD95;40 1995.06
Maple-opt: パス遅延制約を考慮したFPGA用テクノロジーマッピング・配置・概略配線同時処理手法
電子情報通信学会軽井沢ワークショップ論文集 1995.04
Maple-opt : A Simultaneous Technology Mapping, Placement, and Global Routing Algorithm for FPGAs with performance Optimization
Proceedings of Asia and South Pacific Design Automation Conference /,319-327 1995
A CAM Based Parallel Fault Simulation Algorithm with Minimal Storage Size
Proceedings of SASIMI '95 /,136-143 1995
A Circuit Patitioning Algorithm with Replication Capability for Multi-FPGA Systems
Transaction of Institute of Electronics, Information, and Communication Engineers E78-A/12,1765-1776 1995
A CAM-Based Parallel Fault Simulation Algorithm with Minimal Storage Size
Transaction of Institute of Electronics, Information, and Communication Engineers E78-A/12,1755-1764 1995
Maple : A Simultaneous technology Mapping, Placement, and Global Routing Algorithm for Field-Programmable Gate Arrays
Transaction of Institute of Electronics, Information, and Communication Engineers E77-A/12,2028-2038 1994
Maple : A Simultaneous Technology Mapping, Placement, and Global Routing Algorithm for Field-Programmable Gate Arrays (jointly worked)
Transaction of Institute of Electronics, Information, and Communication Engineers E77-A/12,2028-2038 1994
A Top-Down Hierarchical Routing Algorithm for FPGAs with Long-Lines
Transaction of Information Processing Society of Japan 35/12,2785-2796 1994
Maple : A Simultaneous Technology Mapping, Placement, and Global Routing Algorithm for Field-Programmable Gate Arrays (jointly worked)
Proceedings of Asia-Pacific Conference on Circuits and Systems /,554-559 1994
Maple : A Simultaneous Technology Mapping, Placement, and Global Routing Algorithm for Field-Programmable Gate Arrays (jointly worked)
Proceedings of International Conference on Computer-Aided Design /,156-163 1994
A Simultaneous Placement and Global Routing Algorithm for FPGAs (jointly worked)
Proceedings of International Symposium on Circuits and Systems 1/,482-485 1994
WA Timing-Driven Simultaneous Placement and Global Routing Algorithm for Field-Programmable Gate Arrays
Transaction of Information Processing Society of Japan 35/5,934-944 1994
A Simultaneous Placement and Global Routing Algorithm for Symmetric FPGAs (jointly worked)
Proceedings of International Workshop on Field-Programmable Gate Arrays 8/, 1994
ロングラインに対応した階層的FPGA配線手法(共著)
情報処理学会 論文誌 35/12,2785-2796 1994
パス長制約を考慮したFPGA配置概略配線同時処理手法 (共著)
情報処理学会 論文誌 35/5,934-944 1994
A Simultaneous Placement and Global Routing Algorithm for Field-Programmable Gate Arrays (jointly worked)
Proceedings of International Conference on VLSI and CAD /,205-210 1993
A Top-Down Hierarchical Global and Detailed Routing Algorithm for Field-Programmable Gate Arrays
Transaction of Institute of Electronics, Information, and Communication Engineers J76-A/9,1312-1321 1993
Chip Compaction Method with Automatic Jog Insertion
Transaction of Institute of Electronics, Information, and Communication Engineers J76-A/7,968-978 1993
Optimal Constraint Graph Generation Algorithm for Layout Compaction Using Enhanced Plane-Sweep MEthod (jointly worked)
Transaction of Institute of Electronics, Information, and Communication Engineers E76-A/4,507-512 1993
A Multi-Layer Gridless Routing Method Based on Line-Expansion Algorithm
Transaction of Institute of Electronics, Information, and Communication Engineers J76-A/3,410-420 1993
A Computer NetworkCharacterization in terms of Partial k-trees
Memoirs of the School of Science & Engineering, Waseda University /56,75-86 1993
FPGAを対象とした階層的概略詳細配線手法 (共著)
電子情報通信学会 論文誌A J76-A/9,1312-1321 1993
ジョグ挿入を伴ったチップコンパクション手法(共著)
電子情報通信学会論文誌A J76-A/7,968-978 1993
線分展開法を拡張した多層グリッドレス配線手法(共著)
電子情報通信学会論文誌A J76-A/3,410-420 1993
A CAM-Based Hardware Implementation of the Improved Line Search Algorithm
Transaction of Institute of Electronics, Information, and Communication Engineers J75-A/12,1837-1848 1992
A Line-and Rectangle-Expansion Routing Algorithm for Multi-Layer Interconnection (jointly worked)
Proceedings of Asia-Pacific Conference on Circuits and Systems /,356-361 1992
Top-Down Hierarchical Global and Detailed Routing Algorithm for Field-Programmable Gate Arrays (jointly worked)
Proceedings of Asia-Pacific Conference on Circuits and Systems /,340-345 1992
An Efficient Spacing Method for Macro-Cell Layouts (jointly worked)
Proceedings of Asia-Pacific Conference on Circuits and Systems /,283-288 1992
An Optimal Chip Compaction Method Based on Shortest Path Algorithm with Automatic Jog Insertion (jointly worked)
Proceedings of International Conference on Computer-Aided Design /,162-165 1992
改良線分探索法の連想プロセッサを用いた一実装手法(共著)
電子情報通信学会論文誌A J75-A/12,1837-1848 1992
A VLSI Geometrical Design Rule Verification Acceleroted by CAM-Based Hardware Engine
TRANSACTION OF INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS Oct-74 1991
A Hardware System for Interactive Routing with Reroute Feect Index Function
JOURNAL OF JAPAN INSTITUTE OF PRINTED CIRCUITE 5月2日 1990
An Improved Line Search Algorithm
TRANSACTION OF INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS Feb-72 1989
A Fast Intelligent Channel Spacer with Automatic Jog Insertion and Via Reduction
TRANSACTION OF INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS Feb-72 1989
A Fast Minimum Width/Space Verification Algorithm Based on an Enhanced Plane-Sweep Method.
TRANSACTION OF INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS Feb-72 1989
A Minimum Bend Path Algorithm Based on a Tile Plane
TRANSACTION OF INFORMATION PROCESSING SOCIETY OF JAPAN Feb-30 1989
線分探索法の改良とその評価
電子情報通信学会論文誌 Feb-72 1989
ビア削除を伴った高速多機能チャンネルスペーサ
電子情報通信学会論文誌 Feb-72 1989
拡張平面掃引法に基づく最小幅/間隔検証手法
電子情報通信学会論文誌 Feb-72 1989
タイル平面に基づく最小曲がり径路探索アルゴリズム
情報処理学会論文誌 Feb-30 1989
Application of computational geometry to VLSI layout pattern design.
INTEGRATION the VLSI journal 2005/3/4 1987
Gridless Routers-Two-Layer Routing Methods without Using Grid Graph-
TRANSACTION OF INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS May-69 1986
グリッドレス・ルーター格子を用いない二層配線径路探索手法-
電子通信学会論文誌 May-69 1986
Minimum Partitioning of Rectilinear Regions
TRANSACTION OF INFORMATION PROCESSING SOCIETY OF JAPAN 5月24日 1983
An Algorithm for Resizing Polygonal Regions and Its Applications to LSI Mask Pattern Design
TRANSACTION OF INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS Dec-66 1983
複合長方形領域の最小分割
情報処理学会論文誌 5月24日 1983
図形整形アルゴリズムとそのLSIパターン設計への応用
電子情報通信学会論文誌 Dec-66 1983
A Hardware/Software Cosynthesis System for Processor Cores with Content Addressable Memories
IEICE Trans. on Fundamentals Vol.E86-A
最新VLSIの開発設計とCAD(共著)
ミマツデータシステム 1994
電気通信普及財団賞
2011.03
海洋調査技術学会技術賞
2008
Best Paper Award, Asia South Pacific Design Automation Conference
1995
安藤博記念学術奨励賞
1990
丹羽記念賞
1988
Development of Education-Microprocessor for Computer Engineering and VLSI Engineering.
柔軟性の高いLSIレイアウト設計手法に関する研究
科学研究費助成事業(早稲田大学) 科学研究費助成事業(奨励研究(A))
柔軟性の高いLSIレイアウト設計手法に関する研究
科学研究費助成事業(早稲田大学) 科学研究費助成事業(奨励研究(A))
Development of Educational Microprocessors for Computer Science Education
Development of Curriculums for Education of VLSI System Design.
An FPGA System for Digital Signal Processing and CAD tools
Development of AUV for Whale following
Reconfigurable LSI Systems for Statistical Genetic Algorithms
Development of autonomous acoustic observation system using click sounds emitted by small cetacean and field experiments
Bioinformatics in silico by the Unification of Symobols and Patterns
Design Methods for Crypto LSI Implementations and Testing
故障利用攻撃を検出できる耐タンパー暗号回路設計に関する研究
科学研究費助成事業(早稲田大学) 科学研究費助成事業(基盤研究(C))
ロバスト超低電圧回路設計技術に関する研究
科学研究費助成事業(早稲田大学) 科学研究費助成事業(基盤研究(C))
Synthesis tools for Adaptive Devices
Genome Analysis
SoC Design and CAD
Suspicious Timing Error prediction with In-Cycle Clock Gating
Presentation date: 2013.03
Scan-Based Attack Against DES Cryptosystems Using Scan Signatures
Presentation date: 2012.12
Weighted Adders with Selector Logics for Super-resolution and Its FPGA-based Evaluation
Presentation date: 2012.12
State Dependent Scan Flip-Flop with Key-Based Configuration against Scan-Based Side Channel Attack on RSA Circuit
Presentation date: 2012.12
Energy-efficient High-level Synthesis for HDR Architectures with Clock Gating
Presentation date: 2012.11
Dynamically Changeable Architecture against Scan-Based Side Channel, Attack Using State Dependent Scan Flip-Flop on RSA Circuit
Presentation date: 2012.11
2コアプロセッサを対象とする正確で高速なヘテロL1キャッシュシミュレーション
Presentation date: 2012.08
HDRアーキテクチャを対象としたクロックゲーティングを用いた低電力高位合成手法
Presentation date: 2012.08
動的複数電源電圧およびフロアプラン統合化アーキテクチャを対象とした低電力化高位合成手法
Presentation date: 2012.08
キャッシュ構成の高速シミュレーションを利用した不揮発メモリによる二階層キャッシュ構成の評価
Presentation date: 2012.08
温度特性を考慮したRDRアーキテクチャ向け高位合成手法
Presentation date: 2012.08
State Dependent Scan Flip Flopを用いたRSA暗号回路へのセキュアスキャンアーキテクチャの実装
Presentation date: 2012.08
クロックグリッチを利用した故障攻撃に対するカウンタを用いた耐タンパAES暗号回路
Presentation date: 2012.08
高集積かつ高周波な回路に対応した複数電源電圧指向の高位合成手法
Presentation date: 2012.07
複数のキャッシュ構成を同時に表現するデータ構造とこれを用いた高速で正確な2コアキャッシュシミュレーション
Presentation date: 2012.07
センサネットワーク低消費電力化のためのS-MACプロトコルduty cycle最適化手法
Presentation date: 2012.07
空間認知を利用した歩行者のための屋内ナビゲーションシステム設計
Presentation date: 2012.07
可視グラフによる屋内環境モデル化に基づく屋内環境向けナビゲーションシステム
Presentation date: 2012.07
State Dependent Scan Flip Flopを用いたRSA暗号回路へのセキュアスキャンアーキテクチャの実装
Presentation date: 2012.07
An Energy-efficient High-level Synthesis Algorithm for Huddle-based Distributed-Register architectures
Presentation date: 2012.05
HDRアーキテクチャを対象とした高速かつ効率的な複数電源電圧指向の高位合成手法
Presentation date: 2012.05
2コアプロセッサL1キャッシュ構成の正確で高速なシミュレーション手法
Presentation date: 2012.03
RDRアーキテクチャを対象とした部分2重化フォールトセキュア高位合成手法
Presentation date: 2012.03
セレクタ論理を利用した高速補間演算器設計
Presentation date: 2012.03
スキャンシグネチャを利用したTriple DESに対するスキャンベース攻撃の実装実験
Presentation date: 2012.02
スキャンシグネチャを用いたTriple DESに対するスキャンベース攻撃手法
Presentation date: 2011.11
スキャンチェイン構造に依存しないDESに対するスキャンベース攻撃手法
Presentation date: 2011.10
HDRアーキテクチャを対象とした複数電源電圧指向の低電力化高位合成手法
Presentation date: 2011.10
2コアプロセッサアーキテクチャを対象とする正確なキャッシュ構成シミュレーションの高速化に対する一考察
Presentation date: 2011.09
共有バス方式とバスマトリクス方式を用いたネットワークプロセッサのバス競合の性能比較評価
Presentation date: 2011.09
動きベクトルを考慮した遅延オーバーヘッドのないハードウェア向き適応的並列補間手法
Presentation date: 2011.09
セレクタ論理帰着型重み付き加算器を用いた超解像処理と比較実験
Presentation date: 2011.09
複数電源電圧および複数サイクルレジスタ間通信指向の低電力化高位合成手法
Presentation date: 2011.08
屋内環境モデル化と柔軟な歩行経路生成手法
Presentation date: 2011.07
歩行者ナビゲーションのための屋内環境での空間認知
Presentation date: 2011.07
セレクタ論理帰着型重み付き加算器を用いた超解像処理
Presentation date: 2011.05
2014 史 又華
Special Seminar on Electronic and Physical Systems
School of Fundamental Science and Engineering
2022 fall semester
Electronic and Physical Systems Laboratory C [S Grade]
School of Fundamental Science and Engineering
2022 fall semester
Electronic and Physical Systems Laboratory C
School of Fundamental Science and Engineering
2022 fall semester
Introduction to Electronic and physical systems [S Grade]
School of Fundamental Science and Engineering
2022 spring semester
Introduction to Electronic and physical systems
School of Fundamental Science and Engineering
2022 spring semester
Electronic and Physical Systems Laboratory B [S Grade]
School of Fundamental Science and Engineering
2022 spring semester
Electronic and Physical Systems Laboratory B
School of Fundamental Science and Engineering
2022 spring semester
Electronic and Physical Systems Laboratory A [S Grade]
School of Fundamental Science and Engineering
2022 fall semester
Electronic and Physical Systems Laboratory A
School of Fundamental Science and Engineering
2022 fall semester
Electronic and Physical Systems Practice B [S Grade]
School of Fundamental Science and Engineering
2022 fall semester
Electronic and Physical Systems Practice B
School of Fundamental Science and Engineering
2022 fall semester
Mathematical Foundations of Computation [S Grade]
School of Fundamental Science and Engineering
2022 spring semester
Mathematical Foundations of Computation
School of Fundamental Science and Engineering
2022 spring semester
Electronic and Physical Systems Practice A [S Grade]
School of Fundamental Science and Engineering
2022 spring semester
Electronic and Physical Systems Practice A
School of Fundamental Science and Engineering
2022 spring semester
Introduction to Electronic and Physical Systems [S Grade]
School of Fundamental Science and Engineering
2022 an intensive course(spring)
Introduction to Electronic and Physical Systems
School of Fundamental Science and Engineering
2022 an intensive course(spring)
Master's Thesis (Department of Computer Science and Communications Engineering)
Graduate School of Fundamental Science and Engineering
2022 full year
Master's Thesis (Department of Electronic and Physical Systems)
Graduate School of Fundamental Science and Engineering
2022 full year
Seminar on Integrated System Design D
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Integrated System Design C
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on Integrated System Design B
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Integrated System Design A
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on High-level Verification Technologies D
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on High-level Verification Technologies C
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on High-level Verification Technologies B
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on High-level Verification Technologies A
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on Design and Analysis Systems D
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Design and Analysis Systems C
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on Design and Analysis Systems B
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Design and Analysis Systems A
Graduate School of Fundamental Science and Engineering
2022 spring semester
Research on Design and Analysis Systems
Graduate School of Fundamental Science and Engineering
2022 full year
Seminar on Wireless Communication Circuit Technologies D
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Wireless Communication Circuit Technologies C
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on Wireless Communication Circuit Technologies B
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Wireless Communication Circuit Technologies A
Graduate School of Fundamental Science and Engineering
2022 spring semester
Research on Wireless Communication Circuit Technologies
Graduate School of Fundamental Science and Engineering
2022 full year
Research on Integrated System Design
Graduate School of Fundamental Science and Engineering
2022 full year
Research on High-level Verification Technologies
Graduate School of Fundamental Science and Engineering
2022 full year
Research on Design and Analysis Systems
Graduate School of Fundamental Science and Engineering
2022 full year
Master's Thesis (Department of Computer Science and Communications Engineering)
Graduate School of Fundamental Science and Engineering
2022 full year
Master's Thesis (Department of Electronic and Physical Systems)
Graduate School of Fundamental Science and Engineering
2022 full year
Seminar on Design and Analysis Systems D
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Design and Analysis Systems C
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on Design and Analysis Systems B
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Design and Analysis Systems A
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on Design and Analysis Systems C
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on Design and Analysis Systems B
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Design and Analysis Systems A
Graduate School of Fundamental Science and Engineering
2022 spring semester
Research on Design and Analysis Systems
Graduate School of Fundamental Science and Engineering
2022 full year
Seminar on Integrated System Design D
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Integrated System Design C
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on Integrated System Design B
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Integrated System Design A
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on Design and Analysis Systems D
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Design and Analysis Systems C
Graduate School of Fundamental Science and Engineering
2022 spring semester
Seminar on Design and Analysis Systems B
Graduate School of Fundamental Science and Engineering
2022 fall semester
Seminar on Design and Analysis Systems A
Graduate School of Fundamental Science and Engineering
2022 spring semester
Research on Integrated System Design
Graduate School of Fundamental Science and Engineering
2022 full year
Research on Design and Analysis Systems
Graduate School of Fundamental Science and Engineering
2022 full year
Seminar on Design and Analysis Systems D
Graduate School of Fundamental Science and Engineering
2022 fall semester
Special Seminar B in Computer Science and Communications Engineering
Graduate School of Fundamental Science and Engineering
2022 fall semester
Special Seminar A in Computer Science and Communications Engineering
Graduate School of Fundamental Science and Engineering
2022 spring semester
Research on Design and Analysis Systems
Graduate School of Fundamental Science and Engineering
2022 full year
Research on Wireless Communication Circuit Technologies
Graduate School of Fundamental Science and Engineering
2022 full year
Research on Integrated System Design
Graduate School of Fundamental Science and Engineering
2022 full year
Research on High-level Verification Technologies
Graduate School of Fundamental Science and Engineering
2022 full year
Research on Design and Analysis Systems
Graduate School of Fundamental Science and Engineering
2022 full year
Research on Design and Analysis Systems
Graduate School of Fundamental Science and Engineering
2022 full year
Citation count denotes the number of citations in papers published for a particular year.