2023/02/01 更新

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カサハラ　ヒロノリ
笠原　博徳
Scopus 論文情報  
論文数: 0  Citation: 0  h-index: 5

Citation Countは当該年に発表した論文の被引用数

所属
理工学術院 基幹理工学部
職名
教授
ホームページ
http://www.kasahara.cs.waseda.ac.jp/kasahara.html.ja

他学部・他研究科等兼任情報

  • 理工学術院   大学院基幹理工学研究科

  • 附属機関・学校   グローバルエデュケーションセンター

学内研究所・附属機関兼任歴

  • 2022年
    -
    2024年

    理工学術院総合研究所   兼任研究員

学歴

  • 1982年04月
    -
    1985年03月

    早稲田大学   大学院理工学研究科・博士課程   電気工学専攻  

    工学博士

  • 1980年04月
    -
    1982年03月

    早稲田大学   大学院理工学研究科・修士課程   電気工学専攻  

    工学修士

  • 1976年04月
    -
    1980年03月

    早稲田大学   理工学部   電気工学科  

    工学士

学位

  • 早稲田大学　電気工学（計算機システム）   工学博士

  • Doctor Engineering

経歴

  • 2017年01月
    -
    継続中

    IEEE   Fellow

  • 2010年01月
    -
    継続中

    IEEE Computer Society   Golden Core Member

  • 2004年04月
    -
    継続中

    早稲田大学   アドバンストマルチコアプロセッサ研究所所長   所長

  • 1997年04月
    -
    継続中

    早稲田大学   理工学術院 基幹理工学部 情報理工学科   教授

  • 2020年06月
    -
    2024年06月

    日本工学アカデミー   理事

  • 2019年05月
    -
    2023年05月

    産業競争力懇談会（COCN）   理事

  • 2020年04月
    -
    2022年09月

    早稲田大学   副総長（研究推進）

  • 2019年06月
    -
    2021年05月

    公益社団法人 私立大学情報教育協会   常務理事

  • 2018年11月
    -
    2020年03月

    早稲田大学   副総長（研究推進、情報化推進担当）

  • 2017年01月
    -
    2019年12月

    IEEE Computer Society   Strategic Planning Committee Chair

  • 2018年01月
    -
    2018年12月

    IEEE   Technical Activity Board Member

  • 2018年01月
    -
    2018年12月

    IEEE Computer Society   Board of Governors Chair

  • 2018年01月
    -
    2018年12月

    IEEE Computer Society   会長

  • 2017年
    -
    　

    日本学術会議連携会員

  • 2017年
    -
    　

    日本工学アカデミー会員

  • 2015年
    -
    　

    情報処理学会フェロー

  • 2009年01月
    -
    2014年12月

    IEEE Computer Society   理事

  • 1988年04月
    -
    1997年03月

    早稲田大学   理工学部 電気電子情報工学科   助教授

  • 1989年03月
    -
    1990年03月

    Univ. of Illinois at Urbana-Champaign   Center for Supercomputing R & D   Visiting Research Scholar

  • 1986年04月
    -
    1988年03月

    早稲田大学   理工学部電気工学科   専任講師

  • 1985年09月
    -
    1986年03月

    日本学術振興会   第１回特別研究員 (PD)

  • 1985年07月
    -
    1985年12月

    カリフォルニア大学バークレー   Department of Electrical Engineering and Computer Science   Visiting Scholar

  • 1983年04月
    -
    1985年03月

    早稲田大学   理工学部 電気工学科   助手

  • 2017年06月
    -
    2025年03月

    公益財団法人大川情報通信基金（略称：大川財団）   評議員

  • 2018年06月
    -
    2024年06月

    公益財団法人大川情報通信基金（略称：大川財団）   大川賞審査委員

  • 2021年01月
    -
    2022年09月

    早稲田大学リサーチイノベーションセンター   統括所長

  • 2018年11月
    -
    2022年09月

    早稲田大学オープンイノベーション戦略研究機構   機構長

  • 2018年11月
    -
    2022年09月

    早稲田大学系属早稲田渋谷シンガポール校   代表取締役

  • 2018年11月
    -
    2022年09月

    早稲田中学校・高等学校   理事・評議員

  • 2021年04月
    -
    2021年10月

    IEEE Computer Society   Election Committee Member

  • 2020年09月
    -
    2020年12月

    早稲田大学リサーチイノベーションセンター   知財・研究連携支援部門（TLO）部門長

  • 2019年06月
    -
    2020年12月

    早稲田大学リサーチイノベーションセンター   所長

  • 2012年01月
    -
    2020年09月

    IEEE Computer Society   Multicore STC (Special Technical Community) Chair

  • 2019年01月
    -
    2019年12月

    IEEE Computer Society   Nomination Committee Chair

  • 2019年01月
    -
    2019年12月

    IEEE Computer Society   Past President

  • 2017年01月
    -
    2019年12月

    IEEE Computer Society   Executive Committee Member

  • 2018年11月
    -
    2019年05月

    早稲田大学産学官研究推進センター   センター長

  • 2018年01月
    -
    2018年12月

    IEEE Computer Society   Executive Committee Chair

  • 2017年01月
    -
    2017年12月

    IEEE Computer Society   President Elect

  • 2017年
    -
    　

    Professional member of the IEEE-Eta Kappa Nu(IEEE-HKN)

  • 2010年04月
    -
    2013年03月

    エジプト日本科学技術大学   客員教授

  • 2011年04月
    -
    2011年09月

    東京大学   情報科学科   非常勤講師

  • 1993年01月
    -
    1993年03月

    九州大学   総合理工学研究科   非常勤講師

  • 1982年04月
    -
    1985年03月

    早稲田大学   大学院理工学研究科 電気工学科   博士課程学生   工学博士

  • 1980年04月
    -
    1982年03月

    早稲田大学   大学院理工学研究科電気工学専攻   修士課程学生   工学修士

  • 1976年04月
    -
    1980年03月

    早稲田大学   理工学部 電気工学科   学部学生   工学士

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所属学協会

  • 2020年06月
    -
    継続中

    日本工学アカデミー理事

  • 2019年01月
    -
    継続中

    一般社団法人 産業競争力懇談会(COCN) 理事

  • 2017年11月
    -
    継続中

    IEEE Eta Kappa Nu Professional member,

  • 2017年05月
    -
    継続中

    公益社団法人日本工学アカデミー

  • 2017年04月
    -
    継続中

    日本学術会議連携会員

  • 2017年01月
    -
    継続中

    IEEE Fellow

  • 2017年01月
    -
    継続中

    公益財団法人 大川情報通信基金 評議員

  • 2016年02月
    -
    継続中

    IEEE Senior Member,

  • 2015年06月
    -
    継続中

    情報処理学会フェロー

  • 1987年04月
    -
    継続中

    ACM

  • 1986年01月
    -
    継続中

    IEEE Professional member

  • 1983年01月
    -
    継続中

    日本ロボット学会

  • 1982年06月
    -
    継続中

    IEEE Computer Society

  • 1982年06月
    -
    継続中

    日本シミュレーション学会

  • 1982年04月
    -
    継続中

    電子情報通信学会

  • 1982年01月
    -
    継続中

    IEEE

  • 1981年04月
    -
    継続中

    情報処理学会

  • 2018年01月
    -
    2018年12月

    IEEE Computer Society President

  • 1980年04月
    -
    　

    電気学会

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研究分野

  • 計算機システム

研究キーワード

  • 並列処理、並列化コンパイラ、マルチコアプロセッサ、グリーンコンピューティング, 計算機科学

論文

  • Parallelizing Factory Automation Ladder Programs by OSCAR Automatic Parallelizing Compiler

    Tohma Kawasumi, Tsumura Yuta, Hiroki Mikami, Tomoya Yoshikawa, Takero Hosomi, Shingo Oidate, Keiji Kimura, Hironori Kasahara

    Proc. of the 35th International Workshop on Languages and Compilers for Parallel Computing (LCPC2022)    2022年10月

  • OSCAR自動並列化コンパイラを用いたラダープログラムの並列性解析

    津村 雄太, 川角 冬馬, 見神 広紀, 川上 大樹, 細見 武郎, 追立 真吾, 木村 啓二, 笠原 博徳

    情報処理学会研究報告   ( 53 )  2022年03月

  • ORB-SLAM3のローカルマッピングの並列化とコア割り当て手法の提案

    山本 一貴, 長ヶ部拓吾, 小池穂乃花, 川角 冬馬, 藤田 一輝, 北村 俊明, 川島 慧大, 納富 昭, 木村 貞弘, 木村 啓二, 笠原 博徳

    信学技報   121 ( 425, CPSY2021-58 ) 79 - 74  2022年03月

  • 組込みシステムにおける並列化技術動向

    木村 啓二, 梅田 弾, 笠原 博徳

      66 ( 1 ) 2 - 7  2022年01月

  • Parallelizing Compiler Translation Validation Using Happens-Before and Task-Set

    Jixin Han, Tomofumi Yuki, Michelle Mills Strout, Dan Umeda, Hironori Kasahara, Keiji Kimura

        87 - 93  2021年11月  [査読有り]

    DOI

  • OSCAR Parallelizing and Power Reducing Compiler and API for Heterogeneous Multicores : (Invited Paper)

    Hironori Kasahara, Keiji Kimura, Toshiaki Kitamura, Hiroki Mikami, Kazutaka Morita, Kazuki Fujita, Kazuki Yamamoto, Tohma Kawasumi

    2021 IEEE/ACM SC'21 Workshop on Programming Environments for Heterogeneous Computing (PEHC)     10 - 19  2021年11月  [招待有り]

    担当区分：筆頭著者

    DOI

  • Performance Evaluation of OSCAR Multi-target Automatic Parallelizing Compiler on Intel, AMD, Arm and RISC-V Multicores

    Birk Martin Magnussen, Tohma Kawasumi, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

       2021年10月  [査読有り]

  • Engineering Education in the Age of Autonomous Machines

    Shaoshan Liu, Jean-Luc Gaudiot, Hironori Kasahara

    IEEE Computer   54 ( 4 ) 66 - 69  2021年04月  [査読有り]

  • OSCARコンパイラによるMATLAB/Simulinkアプリケーションの自動並列化

    古山 凌, 津村 雄太, 川角 冬馬, 仲田 優哉, 梅田 弾, 木村 啓二, 笠原 博徳

    情報処理学会第236回システム・アーキテクチャ・第194回システムとLSIの設計技術・第56回組込みシステム合同研究発表会(ETNET2021)    2021年03月

  • Sparse Neural NetworkにおけるSpMMの並列/ベクトル化による高速化

    田處 雄大, 木村 啓二, 笠原 博徳

    情報処理学会第236回システム・アーキテクチャ・第194回システムとLSIの設計技術・第56回組込みシステム合同研究発表会(ETNET2021)    2021年03月

  • 早稲田大学のベンチャー創出と'Lab to Market'への期待

    笠原 博徳

    STE Relay Column : Narratives 130, 早稲田大学オープン・イノベーション戦略研究機構 科学技術と新事業創造リサーチ・ファクトリー    2021年03月

  • Computer Education in the Age of COVID-19

    Jean-Luc Gaudiot, Hironori Kasahara

    Computer, January 2020, IEEE Computer Society   53 ( 10 ) 114 - 118  2020年10月  [査読有り]

  • Local Memory Mapping of Multicore Processors on an Automatic Parallelizing Compiler

    Yoshitake Oki, Yuto Abe, Kazuki Yamamoto, Kohei Yamamoto, Tomoya Shirakawa, Akimasa Yoshida, Keiji Kimura, Hironori Kasahara

    IEICE Transaction on Electronics Special Section on “Low-Power and High-Speed Chips”   E103-C ( 3 ) 98 - 109  2020年03月  [査読有り]

  • Compiler Software Coherent Control for Embedded High Performance Multicore

    Boma A. Adhi, Tomoya Kashimata, Ken Takahashi, Keiji Kimura, Hironori Kasahara

    IEICE Transaction on Electronics Special Section on “Low-Power and High-Speed Chips”   E103-C ( 3 ) 85 - 97  2020年03月  [査読有り]

  • マルチターゲット自動並列化コンパイラにおけるアクセラレータコスト推定手法の検討

    山本 一貴, 藤田 一輝, 柏俣 智哉, 高橋 健, ADHI, Boma anantasatya, 北村 俊明, 川島 慧大, 納富 昭, 森 裕司, 木村 啓二, 笠原 博徳

    情報処理学会第232回システム・アーキテクチャ・第191回システムとLSIの設計技術・第53回組込みシステム合同研究発表会（ETNET2020）    2020年02月

  • OSCAR自動並列化コンパイラとNECベクトル化コンパイラの協調による ベクトル・パーソナルスパコン上での自動ベクトル並列化

    田處 雄大, 見神 広紀, 細見 岳生, 木村 啓二, 笠原 博徳

    情報処理学会第232回システム・アーキテクチャ・第191回システムとLSIの設計技術・第53回組込みシステム合同研究発表会（ETNET2020）    2020年02月

  • OSCARコンパイラのC++プログラム対応の検討

    川角冬馬, TilmanPriesner, 野口真聖, 韓吉新, 見神広紀, 川島慧大, 田中啓士郎, 木村啓二, 笠原博徳

    情報処理学会第232回システム・アーキテクチャ・第191回システムとLSIの設計技術・第53回組込みシステム合同研究発表会（ETNET2020）    2020年02月

  • Automatically Parallelizing Compiler Cooperative OSCAR Vector Multicore

    Keiji Kimura, Kazuki Fujita, Kazuki Yamamoto, Tomoya Kashimata, Toshiaki Kitamura, Hironori Kasahara

    International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems    2020年02月

  • 巻頭言--安全と環境に配慮した世界レベルの研究推進を目指して--

    笠原博徳

    早稲田大学環境保全センター「環境 創設40周年記念号」     3 - 3  2019年11月  [招待有り]

  • Cascaded DMA Controller for Speedup of Indirect Memory Access in Irregular Applications

    Tomoya Kashimata, Toshiaki Kitamura, Keiji Kimura, Hironori Kasahara

    9th Workshop on Irregular Applications: Architectures and Algorithms (IA3 2019)    2019年11月  [査読有り]

  • Fast and Highly Optimizing Separate Compilation for Automatic Parallelization

    Tohma Kawasumi, Ryota Tamura, Yuya Asada, Jixin Han, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    The 2019 International Conference on High Performance Computing & Simulation (HPCS 2019)    2019年07月  [査読有り]

  • 2018 CS PRESIDENT’S MESSAGE --Collaboration for the Future--

    Hironori Kasahara

    Computer, January 2019, IEEE Computer Society   ( 1-19 ) 72 - 76  2019年03月  [査読有り]  [招待有り]

  • DMAのカスケード接続による間接ロードの高速化

    柏俣智哉, 北村 俊明, 木村 啓二, 笠原 博徳

    第234回システム・アーキテクチャ・第186回システムとLSIの設計技術合同研究発表会    2019年01月

  • Software Cache Coherent Control by Parallelizing Compiler

    Boma A. Adhi, Masayoshi Mase, Yuhei Hosokawa, Yohei Kishimoto, Taisuke Onishi, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science   LNCS 11403. Springer, 2019   17 - 25  2019年01月  [査読有り]

  • NPC: 15th IFIP International Conference Network and Parallel Computing

    Feng Zhang, Jidong Zhai, Marc Snir, Hai Jin, Hironori Kasahara, Mateo Valero

    Lecture Notes in Computer Science   11276 ( LNCS )  2018年11月

  • IEEE Division VIII Delegate/Director Candidates

    Hironori Kasahara

    Computer, IEEE Computer Society   50 ( 8 ) 94 - 95  2018年07月

  • OSCARベクトルマルチコアアーキテクチャのコンパイルフロー構築及び評価

    高橋健, 狩野哲史, 宮本一輝, 河田巧, 柏俣智哉, 牧田哲也, 木村啓二, 笠原博徳

    情報処理学会 第80回全国大会    2018年03月

  • OSCAR ベクトルアクセラレータの FPGA 上での性能評価

    柏俣智哉, Boma A. Adhi, 狩野 哲史, 宮本 一輝, 河田 巧, 高橋 健, 牧田 哲也, 北村 俊明, 木村 啓二, 笠原 博徳

    情報処理学会第80回全国大会    2018年03月

  • OSCARベクトルマルチコアプロセッサのための自動並列ベクトル化コンパイラフレームワーク

    宮本一輝, 牧田哲也, 高橋健, 柏俣智哉, 河田巧, 狩野哲史, 北村俊明, 木村啓二, 笠原博徳

    第222回システム・アーキテクチャ・第183回システムとLSIの設計技術・第47回組込みシステム合同研究発表会（ETNET2018）    2018年03月

  • Satisfaction and Sustainability

    Hironori Kasahara

    Computer IEEE Computer Society   51   4 - 6  2018年01月  [査読有り]  [招待有り]

  • 階層アジャスタブルブロックを用いた自動マルチコア・ローカルメモリ管理とその性能評価

    白川智也, 阿部佑人, 大木吉健, 吉田明正, 木村啓二, 笠原博徳

    第220回システム・アーキテクチャ研究発表会2017-ARC-220(デザインガイア2017)    2017年11月

  • IEEE President-Elect Candidates Address Computer Society Concerns

    Hironori Kasahara

    Computer, IEEE Computer Society   50 ( 8 ) 96 - 100  2017年08月

  • Multicore Cache Coherence Control by a Parallelizing Compiler

    Hironori Kasahara, Keiji Kimura, Boma A. Adhi, Yuhei Hosokawa, Yohei Kishimoto, Masayoshi Mase

    IEEE COMPSAC 2017 (The 41th IEEE Computer Society International Conference on Computers, Software & Applications)    2017年07月  [査読有り]

  • Message from the CAP 2017 Organizing Committee

    Cristina Seceleanu, Hironori Kasahara, Tiberiu Seceleanu

       2017年07月

    DOI

  • 大規模システムを想定したGem5 シミュレータの階層的インターコネクションネットワーク拡張

    小野口達也, 林綾音, 宇高勝之, 松島裕一, 木村啓二, 笠原博徳

    情報処理学会第217回システム・アーキテクチャ研究発表会 ARC-217 組込み技術とネットワークに関するワークショップ(ETNET2017)    2017年03月

  • 自動車リアルタイム制御計算の複数クラスタ構成マルチコア上での並列処理

    宮田仁, 島岡護, 見神広紀, 西博史, 鈴木均, 木村啓二, 笠原博徳

    情報処理学会第217回システム・アーキテクチャ研究発表会 ARC-217 組込み技術とネットワークに関するワークショップ(ETNET2017)    2017年03月

  • 自動並列化コンパイラのコンパイル時間短縮のための実行プロファイル・フィードバックを用いたコード生成手法

    藤野里奈, 韓吉新, 島岡護, 見神広紀, 宮島崇浩, 高村守幸, 木村啓二, 笠原博徳

    情報処理学会第217回システム・アーキテクチャ研究発表会 ARC-217 組込み技術とネットワークに関するワークショップ(ETNET2017)    2017年03月

  • Automatic Local Memory Management for Multicores Having Global Address Space

    Kouhei Yamamoto, Tomoya Shirakawa, Yoshitake Oki, Akimasa Yoshida, Keiji Kimura, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING, LCPC 2016   10136   282 - 296  2017年  [査読有り]

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    Embedded multicore processors for hard real-time applications like automobile engine control require the usage of local memory on each processor core to precisely meet the real-time deadline constraints, since cache memory cannot satisfy the deadline requirements due to cache misses. To utilize local memory, programmers or compilers need to explicitly manage data movement and data replacement for local memory considering the limited size. However, such management is extremely difficult and time consuming for programmers. This paper proposes an automatic local memory management method by compilers through (i) multi-dimensional data decomposition techniques to fit working sets onto limited size local memory (ii) suitable block management structures, called Adjustable Blocks, to create application specific fixed size data transfer blocks (iii) multi-dimensional templates to preserve the original multi-dimensional representations of the decomposed multi-dimensional data that are mapped onto one-dimensional Adjustable Blocks (iv) block replacement policies from liveness analysis of the decomposed data, and (v) code size reduction schemes to generate shorter codes. The proposed local memory management method is implemented on the OSCAR multi-grain and multi-platform compiler and evaluated on the Renesas RP2 8 core embedded homogeneous multicore processor equipped with local and shared memory. Evaluations on 5 programs including multimedia and scientific applications show promising results. For instance, speedups on 8 cores compared to single core execution using off-chip shared memory on an AAC encoder program, a MPEG2 encoder program, Tomcatv, and Swim are improved from 7.14 to 20.12, 1.97 to 7.59, 5.73 to 7.38, and 7.40 to 11.30, respectively, when using local memory with the proposed method. These evaluations indicate the usefulness and the validity of the proposed local memory management method on real embedded multicore processors.

    DOI

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    2
    被引用数
    (Scopus)

  • Kasahara Voted 2017 Computer Society President-Elect

    Hironori Kasahara, Jean Luc Gaudiot

    Computer, IEEE Computer Society   49 ( 12 ) 90 - 92  2016年12月

    DOI

  • Architecture Design for the Environmental Monitoring System over the Winter Season

    Koichiro Yamashita, Takahisa Suzuki, Hongchun Li, Chen Ao, Yi Xu, Jun Tian, Keiji Kimura, Hironori Kasahara

    Proceedings of the 14th ACM International Symposium on Mobility Management and Wireless Access     27 - 34  2016年11月

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    2
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    (Scopus)

  • Reducing parallelizing compilation time by removing redundant analysis

    Jixin Han, Rina Fujino, Ryota Tamura, Mamoru Shimaoka, Hiroki Mikami, Moriyuki Takamura, Sachio Kamiya, Kazuhiko Suzuki, Takahiro Miyajima, Keiji Kimura, Hironori Kasahara

    SEPS 2016 - Proceedings of the 3rd International Workshop on Software Engineering for Parallel Systems, co-located with SPLASH 2016     1 - 9  2016年10月  [査読有り]

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    Parallelizing compilers employing powerful compiler optimizations are essential tools to fully exploit performance from today's computer systems. These optimizations are supported by both highly sophisticated program analysis techniques and aggressive program restructuring techniques. However, the compilation time for such powerful compilers becomes larger and larger for real commercial application due to these strong program analysis techniques. In this paper, we propose a compilation time reduction technique for parallelizing compilers. The basic idea of the proposed technique is based on an observation that parallelizing compilers apply multiple program analysis passes and restructuring passes to a source program but all program analysis passes do not have to be applied to the whole source program. Thus, there is an opportunity for compilation time reduction by removing redundant program analysis. We describe the removing redundant program analysis techniques considering the inter-procedural propagation of analysis update information in this paper. We implement the proposed technique into OSCAR automatically multigrain parallelizing compiler. We then evaluate the proposed technique by using three proprietary large scale programs. The proposed technique can remove 37.7% of program analysis time on average for basic analysis includes def-use analysis and dependence calculation, and 51.7% for pointer analysis, respectively.

    DOI

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  • LLVMを用いたベクトルアクセラレータ用コードのコンパイル手法

    丸岡晃, 無州祐也, 狩野哲史, 持山貴司, 北村俊明, 神谷幸男, 高村守幸, 木村啓二, 笠原博徳

    情報処理学会2016年並列／分散／協調処理に関する『松本』サマー・ワークショップ (SWoPP松本2016) Vol.2016-ARC-221 No.4    2016年08月

  • OSCARコンパイラを用いた医用画像フィルタリングのマルチグレイン並列処理

    奥村万里子, 柴崎大侑, 桑島昂平, 見神広紀, 木村啓二, 門下康平, 中野恵一, 笠原博徳

    第153回ハイパフォーマンスコンピューティング研究発表会    2016年03月

  • OSCARコンパイラを用いた医用画像3Dノイズリダクションの自動マルチグレイン並列処理

    柴崎大侑, 桑島昂平, 奥村万里子, 見神広紀, 木村啓二, 門下康平, 中野恵一, 笠原博徳

    第153回ハイパフォーマンスコンピューティング研究発表会    2016年03月

  • OSCAR自動並列化コンパイラにおける解析時データ構造変換による並列性抽出手法

    影浦直人, 和気珠実, 韓吉新, 木村啓二, 笠原博徳

    第153回ハイパフォーマンスコンピューティング研究発表会    2016年03月

  • 組み込み向けモデルベース開発アプリケーションのプロファイル情報を用いたマルチコア用マルチグレイン並列処理

    梅田 弾, 鈴木 貴広, 見神 広紀, 木村 啓二, 笠原 博徳

    情報処理学会論文誌   57 ( 2 ) 1 - 12  2016年02月  [査読有り]

  • Coarse grain task parallelization of earthquake simulator GMS using OSCAR compiler on various Cc-NUMA servers

    Mamoru Shimaoka, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   9519   238 - 253  2016年  [査読有り]

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    This paper proposes coarse grain task parallelization for a earthquake simulation program using Finite Difference Method to solve the wave equations in 3-D heterogeneous structure or the Ground Motion Simulator (GMS) on various cc-NUMA servers using IBM, Intel and Fujitsu multicore processors. The GMS has been developed by the National Research Institute for Earth Science and Disaster Prevention (NIED) in Japan. Earthquake wave propagation simulations are important numerical applications to save lives through damage predictions of residential areas by earthquakes. Parallel processing with strong scaling has been required to precisely calculate the simulations quickly. The proposed method uses the OSCAR compiler for exploiting coarse grain task parallelism efficiently to get scalable speed-ups with strong scaling. The OSCAR compiler can analyze data dependence and control dependence among coarse grain tasks, such as subroutines, loops and basic blocks. Moreover, locality optimizations considering the boundary calculations of FDM and a new static scheduler that enables more efficient task schedulings on cc-NUMA servers are presented. The performance evaluation shows 110 times speed-up using 128 cores against the sequential execution on a POWER7 based 128 cores cc-NUMA server Hitachi SR16000 VM1, 37.2 times speed-up using 64 cores against the sequential execution on a Xeon E7-8830 based 64 cores cc-NUMA server BS2000, 19.8 times speed-up using 32 cores against the sequential execution on a Xeon X7560 based 32 cores cc-NUMA server HA8000/RS440, 99.3 times speed-up using 128 cores against the sequential execution on a SPARC64 VII based 256 cores cc-NUMA server Fujitsu M9000, 9.42 times speed-up using 12 cores against the sequential execution on a POWER8 based 12 cores cc-NUMA server Power System S812L.

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  • Multigrain parallelization for model-based design applications using the OSCAR compiler

    Dan Umeda, Takahiro Suzuki, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   9519   125 - 139  2016年  [査読有り]

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    Model-based design is a very popular software development method for developing a wide variety of embedded applications such as automotive systems, aircraft systems, and medical systems. Model-based design tools like MATLAB/Simulink typically allow engineers to graphically build models consisting of connected blocks for the purpose of reducing development time. These tools also support automatic C code generation from models with a special tool such as Embedded Coder to map models onto various kinds of embedded CPUs. Since embedded systems require real-time processing, the use of multi-core CPUs poses more opportunities for accelerating program execution to satisfy the real-time constraints. While prior approaches exploit parallelism among blocks by inspecting MATLAB/Simulink models, this may lose an opportunity for fully exploiting parallelism of the whole program because models potentially have parallelism within a block. To unlock this limitation, this paper presents an automatic parallelization technique for auto-generated C code developed by MATLAB/Simulink with Embedded Coder. Specifically, this work (1) exploits multi-level parallelism including inter-block and intra-block parallelism by analyzing the auto-generated C code, and (2) performs static scheduling to reduce dynamic overheads as much as possible. Also, this paper proposes an automatic profiling framework for the auto-generated code for enhancing static scheduling, which leads to improving the performance of MATLAB/Simulink applications. Performance evaluation shows 4.21 times speedup with six processor cores on Intel Xeon X5670 and 3.38 times speedup with four processor cores on ARM Cortex-A15 compared with uniprocessor execution for a road tracking application.

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  • データ多次元整合分割によるマルチコア・ローカルメモリ管理手法

    山本康平, 白川智也, 吉田明正, 木村啓二, 笠原博徳

    情報処理学会第210回システム・アーキテクチャ研究発表会 Vol.2016-ARC-218 No.10    2016年01月

  • Android video processing system combined with automatically parallelized and power optimized code by OSCAR compiler

    Bui Duc Binh, Tomohiro Hirano, Hiroki Mikami, Hideo Yamamoto, Keiji Kimura, Hironori Kasahara

    Journal of Information Processing   24 ( 3 ) 504 - 511  2016年  [査読有り]

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    The emergence of multi-core processors in smart devices promises higher performance and low power consumption. The parallelization of applications enables us to improve their performance. However, simultaneously utilizing many cores would drastically drain the device battery life. This paper shows a demonstration system of realtime video processing combined with power reduction controlled by the OSCAR automatic parallelization compiler on ODROID-X2, an open Android development platform based on Samsung Exynos4412 Prime with 4 ARM Cortext- A9 cores. In this paper, we exploited the DVFS framework, core partitioning, and profiling technique and OSCAR parallelization - power control algorithm to reduce the total consumption in a real-time video application. The demonstration results show that it can cut power consumption by 42.8% for MPEG-2 Decoder application and 59.8% for Optical Flow application by using 3 cores in both applications.

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  • Accelerating Multicore Architecture Simulation Using Application Profile

    Keiji Kimura, Gakuho Taguchi, Hironori Kasahara

    2016 IEEE 10TH INTERNATIONAL SYMPOSIUM ON EMBEDDED MULTICORE/MANY-CORE SYSTEMS-ON-CHIP (MCSOC)     177 - 184  2016年  [査読有り]

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    Architecture simulators play an important role in exploring frontiers in the early stages of the architecture design. However, the execution time of simulators increases with an increase the number of cores. The sampling simulation technique that was originally proposed to simulate single-core processors is a promising approach to reduce simulation time. Two main hurdles for multi/many-core are preparing sampling points and thread skewing at functional simulation time. This paper proposes a very simple and low-error sampling-based acceleration technique for multi/many-core simulators. For a parallelized application, an iteration of a large loop including a parallelizable program part, is defined as a sampling unit. We apply X-means method to a profile result of the collection of iterations derived from a real machine to form clusters of those iterations. Multiple iterations are exploited as sampling points from these clusters. We execute the simulation along the sampling points and calculate the number of total execution cycles. Results from a 16-core simulation show that our proposed simulation technique gives us a maximum of 443x speedup with a 0.52% error and 218x speedup with 1.50% error on an average.

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  • Annotatable systrace: An extended linux ftrace for tracing a parallelized program

    Daichi Fukui, Mamoru Shimaoka, Hiroki Mikami, Dominic Hillenbrand, Hideo Yamamoto, Keiji Kimura, Hironori Kasahara

    SEPS 2015 - Proceedings of the 2nd International Workshop on Software Engineering for Parallel Systems     21 - 25  2015年10月  [査読有り]

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    Investigation of the runtime behavior is one of the most important processes for performance tuning on a computer system. Profiling tools have been widely used to detect hot-spots in a program. In addition to them, tracing tools produce valuable information especially from parallelized programs, such as thread scheduling, barrier synchronizations, context switching, thread migration, and jitter by interrupts. Users can optimize a runtime system and hardware configuration in addition to a program itself by utilizing the attained information. However, existing tools provide information per process or per function. Finer information like task-or loop-granularity should be required to understand the program behavior more precisely. This paper has proposed a tracing tool, Annotatable Systrace, to investigate runtime execution behavior of a parallelized program based on an extended Linux ftrace. The Annotatable Systrace can add arbitrary annotations in a trace of a target program. The proposed tool exploits traces from 183.equake, 179.art, and mpeg2enc on Intel Xeon X7560 and ARMv7 as an evaluation. The evaluation shows that the tool enables us to observe load imbalance along with the program execution. It can also generate a trace with the inserted annotations even on a 32-core machine. The overhead of one annotation on Intel Xeon is 1.07 us and the one on ARMv7 is 4.44 us, respectively.

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  • Nominees for Computer Society Officers and Board of Governors Positions in 2016

    Jean-Luc Gaudiot, Hironori Kasahara

    IEEE Computer Society Computer     96 - 97  2015年08月  [招待有り]

  • 動画像デコーディングのIntelおよびARMマルチコア上での並列処理の評価

    和気珠実, 飯塚修平, 見神広紀, 木村啓二, 笠原博徳

    情報処理学会 第170回SLDM・第36回EMB合同研究発表会（ETNET2015）組込みシステム合同研究発表会    2015年03月

  • 自動並列化・低消費電力化された複数アプリケーションに対するマルチコア用ダイナミックスケジューリング手法

    後藤隆志, 武藤康平, 平野智大, 見神広紀, 高橋宇一郎, 井上 栄, 富, 木村啓二, 笠原博徳

    情報処理学会 第170回SLDM・第36回EMB合同研究発表会（ETNET2015）組込みシステム合同研究発表会    2015年03月

  • OSCAR自動並列化コンパイラを用いたリアルタイム動画像アプリケーションのHaswellマルチコア上での低消費電力化

    飯塚 修平, 山本 英雄, 平野 智大, 岸本 耀平, 後藤 隆志, 見神 広紀, 木村 啓二, 笠原 博徳

    情報処理学会 第170回SLDM・第36回EMB合同研究発表会（ETNET2015）組込みシステム合同研究発表会    2015年03月

  • What Will 2022 Look Like? The IEEE CS 2022 Report

    Hasan Alkhatib, Paolo Faraboschi, Eitan Frachtenberg, Hironori Kasahara, Danny Lange, Phil Laplante, Arif Merchant, Dejan Milojicic, Karsten Schwan

    COMPUTER   48 ( 3 ) 68 - 76  2015年03月  [査読有り]

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    Over the last two years, nine IEEE Computer Society tech leaders collaborated to identify important industry advances that promise to change the world by 2022. The 23 technologies provide new insights into the emergence of "seamless intelligence."

  • Evaluation of Automatic Power Reduction with OSCAR Compiler on Intel Haswell and ARM Cortex-A9 Multicores

    Tomohiro Hirano, Hideo Yamamoto, Shuhei Iizuka, Kohei Muto, Takashi Goto, Tamami Wake, Hiroki Mikami, Moriyuki Takamura, Keiji Kimura, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING (LCPC 2014)   8967   239 - 252  2015年  [査読有り]

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    Reducing power dissipation without performance degradation is one of the most important issues for all computing systems, such as supercomputers, cloud servers, desktop PCs, medical systems, smartphones and wearable devices. Exploiting parallelism, careful frequency-and-voltage control and clock-and-power-gating control for multicore/manycore systems are promising to attain performance improvements and reducing power dissipation. However, the hand parallelization and power reduction of application programs are very difficult and time-consuming. The OSCAR automatic parallelization compiler has been developed to overcome these problems by realizing automatic low-power control in addition to the parallelization. This paper evaluates performance of the low-power control technology of the OSCAR compiler on Intel Haswell and ARM multicore platforms. The evaluations show that the power consumption is reduced to 2/5 using 3 cores on the Intel Haswell multicore for the H. 264 decoder and 1/3 for Optical Flow on 3 cores with the power control compared with 3 cores without power control. On the ARM Cortex-A9 using 3 cores, the power control reduces power consumption to 1/2 with the H. 264 decoder and 1/3 with Optical Flow. These show that the OSCAR multi-platform compiler allows us to reduce the power consumption on Intel and ARM multicores.

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    2
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  • 自動並列化コンパイラによるソフトウェアキャッシュコヒーレンシ制御手法の評価

    Yohei Kishimoto, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    情報処理学会第205回ARC・第147回HPC合同研究発表会（HOKKE-22）Vol.2014-ARC-213 No.19    2014年12月

  • OSCAR コンパイラを用いた H.264/AVC デコーダの Android マルチコアでの低消費電力化

    飯塚 修平, 山本 英雄, 平野 智大, 後藤 隆志, 見神 広紀, 高橋 宇一郎, 井上 栄, 高村 守幸, 木村 啓二, 笠原 博徳

    情報処理学会 第204回計算機アーキテクチャ研究会    2014年10月

  • グリーンコンピューティングとスマートグリッドへの期待

    笠原博徳

    技術雑誌スマートグリッド2014.10 「特集スマートグリッドをささえる新技術」     2 - 2  2014年10月  [査読有り]  [招待有り]

  • グリーンコンピューティングの展望

    木村啓二, 笠原博徳

    技術雑誌スマートグリッド2014.10 「特集スマートグリッドをささえる新技術」   55 ( 14 ) 3 - 8  2014年10月  [査読有り]

  • スレッド間パイプによる逐次化を用いたハッシュ表の並列構築手法

    中山誠, 山崎憲一, 田中聡(NTTドコモ, 笠原博徳

    電子情報通信学会論文誌. D, 情報・システム   Vol. J97-D(10) ( 10 ) 1541 - 1552  2014年10月  [査読有り]

    J-GLOBAL

  • MATLAB/Simulinkで設計されたエンジン制御Cコードのマルチコア用自動並列化

    梅田弾, 金羽木洋平, 見神広紀, 林明宏, 谷充弘, デンソー, 森裕司, 株)デンソー, 木村啓二, 笠原博徳

    情報処理学会論文誌コンピューティングシステム   55 ( 8 ) 1817 - 1829  2014年08月  [査読有り]

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    近年の自動車では安全性・快適性・環境適合性が求められ，これらを実現するために自動車制御系のソフトウェアが年々より高度化している．制御の高度化と同時に，これらを実現するソフトウェアをリアルタイムで動作させるために，プロセッサの高速化が必要である．しかし，シングルコアの動作周波数の向上が困難であることから，1コアによる処理性能向上が限界となり，今後の自動車制御系でマルチコアへの移行が進んでいくと考えられる．また，自動車制御系において開発期間の短縮および信頼性の向上のためにMATLAB/Simulinkによるモデルベース設計が普及している．しかし，現時点でこのようなモデルベース設計で自動的にコード生成されるソースコードはマルチコア上で自動的に並列処理できるまでには至っていない．そこで，本論文ではMATLAB/Simulinkによって設計された制御モデルからEmbedded Coderにより自動生成されたエンジン制御Cコードをマルチコア上で動作するための並列化手法を提案する．提案手法を用いて，従来手動ではタスク粒度が細かく並列化が困難であった条件分岐と算術代入文からなるエンジン制御CコードをOSCAR自動並列化コンパイラにて自動並列化した．RP2やV850E2R等の組み込みマルチコア上で実行したところ，2コアで最大1.91倍，4コアで最大3.76倍の性能向上が得られた．Recently, more safety, comfort and environmental feasibility are required for the automobile. Accordingly, control systems need performance enhancement on microprocessors for real-time software which realize that. However, the improvement of clock frequency has been limited by power consumption and the performance of a single-core processor which controls power has reached the limits. For these factors, multi-core processors will be used for automotive control system. Recently Model-based Design by MATLAB and Simulink has been used for developing automobile systems because of elimination time of development and improvement of reliability. However, auto-generated-code from MATLAB and Simulink has been functioned on only single core processor so far. This paper proposes a parallelization method of engine control C codes for a multi-core processor generated from MATLAB and Simulink using Embedded Coder. The engine control C code which composed of many conditional branches and arithmetic assignment statements and are difficult to parallelize have been parallelized automatically using OSCAR automatic parallel compiler. In this result, it is succeeded to attain performance improvement on RP2 and V850E2R. Maximum 1.9x speedup on two cores and 3.76x speedup on four cores are attained.

    CiNii

  • Linux ftrace を用いたマルチコアプロセッサ上での並列化プログラムのトレース手法

    福意大智, 島岡護, 見神広紀, Dominic Hillenbrand, 木村啓二, 笠原博徳

    情報処理学会 2014年並列／分散／協調処理に関する『新潟』サマー・ワークショップ（SWoPP新潟2014） Vol.2014-ARC-211 No.6    2014年07月

  • Android Demonstration System of Automatic Parallelization and Power Optimization by OSCAR Compiler

    Bui Duc Binh, Tomohiro Hirano, Hiroki Mikami, Dominic Hillenbrand, Keiji Kimura, Hironori Kasahara

    情報処理学会 2014年並列／分散／協調処理に関する『新潟』サマー・ワークショップ（SWoPP新潟2014） Vol.2014-ARC-211 No.6    2014年07月

  • 小ポイントFFTのマルチコア上での自動並列化手法

    古山祐樹, 見神広紀, 木村啓二, 笠原博徳

    情報処理学会 第201回計算機アーキテクチャ研究発表会 Vol.2013-ARC-201   113 ( 474 ) 15 - 22  2014年03月

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    高速フーリエ変換(FFT)は,ディジタル信号処理や画像圧縮など様々な分野で使用される非常に応用性の高い計算アルゴリズムである.その中でも,LTE等のベースバンド処理で用いられる小ポイントのFFTプログラムは,データ転送や制御のオーバーヘッドを伴う専用ハードウェアを使用しにくく,マルチコア上での並列化の要求が高まっている.本稿では,そのような小ポイントのFFTプログラムに対しコンパイラによる自動並列化及び,false sharing回避を目的としたキャッシュ最適化を適用し,データキャッシュを持つ種々の共有メモリ型マルチコアアーキテクチャに向けて低オーバーヘッドな並列化コー.ドを生成する自動並列化手法を提案する.提案手法をOSCAR自動並列化コンパイラに実装し,32ポイントから256ポイントまでの小ポイントFFTを並列化し,8つのSH4Aコアを集積した情報家電用マルチコアプロセッサRP2上で性能評価を行ったところ,256ポイントのFFTプログラムで,逐次プログラムに対し2コア並列化で1.97倍,4コア並列化で3.9倍というスケーラブルな速度向上を得ることが出来た.また,FFTと同様にバタフライ演算を行う高速アダマール変換のプログラムにも同手法を適用し評価を行い,256ポイントのプログラムで2コア並列化で1.91倍,4コア並列化で3.32倍という高い速度向上が得られ,提案手法の有用性が確認された.

    CiNii

  • 不正侵入検知システムにおけるマルチコア上でのシグネチャ割当によるレイテンシ削減手法

    山田正平, 木村啓二, 笠原博徳

    情報処理学会 第201回計算機アーキテクチャ研究発表会 Vol.2013-ARC-201    2014年03月

  • 統計的手法を用いた並列化コンパイラ協調マルチコアアーキテクチャシミュレータ高速化手法

    田口学豊, 木村啓二, 笠原博徳

    情報処理学会 第165回SLDM・第32回EMB合同研究発表会（ETNET2014）組込み技術とネットワークに関するワークショップ    2014年03月

  • 低消費電力コンピューティングを実現するマルチコア技術

    木村啓二, 笠原博徳

    電子情報通信学会誌   97 ( 2 ) 133 - 139  2014年02月  [査読有り]

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    マルチコアプロセッサは,スマートフォン,パーソナルコンピュータ,自動車からクラウドサーバ,スーパコンピュータに至るまで,各種のIT機器で利用されている.これは,マルチコアでは半導体集積度の向上とともに性能向上を可能にしつつ消費電力を抑えることができるためで,環境に優しい低消費電力コンピューティング,すなわちグリーンコンピューティングの実現のための最有力技術として採用されている.本稿では,この低消費電力マルチコアにおけるコンパイラを中心としたソフトウェアとハードウェアの協調及び各種組込み応用について紹介する.

    CiNii

  • OSCAR Compiler Controlled Multicore Power Reduction on Android Platform

    Hideo Yamamoto, Tomohiro Hirano, Kohei Muto, Hiroki Mikami, Takashi Goto, Dominic Hillenbrand, Moriyuki Takamura, Keiji Kimura, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING, LCPC 2013   8664   155 - 168  2014年  [査読有り]

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    In recent years, smart devices are transitioning from single core processors to multicore processors to satisfy the growing demands of higher performance and lower power consumption. However, power consumption of multicore processors is increasing, as usage of smart devices become more intense. This situation is one of the most fundamental and important obstacle that the mobile device industries face, to extend the battery life of smart devices. This paper evaluates the power reduction control by the OSCAR Automatic Parallelizing Compiler on an Android platform with the newly developed precise power measurement environment on the ODROID-X2, a development platform with the Samsung Exynos4412 Prime, which consists of 4 ARM Cortex-A9 cores. The OSCAR Compiler enables automatic exploitation of multigrain parallelism within a sequential program, and automatically generates a parallelized code with the OSCAR Multi-Platform API power reduction directives for the purpose of DVFS (Dynamic Voltage and Frequency Scaling), clock gating, and power gating. The paper also introduces a newly developed micro second order pseudo clock gating method to reduce power consumption using WFI (Wait For Interrupt). By inserting GPIO (General Purpose Input Output) control functions into programs, signals appear on the power waveform indicating the point of where the GPIO control was inserted and provides a precise power measurement of the specified program area. The results of the power evaluation for real-time Mpeg2 Decoder show 86.7% power reduction, namely from 2.79[W] to 0.37[W] and for real-time Optical Flow show 86.5% power reduction, namely from 2.23[W] to 0.36[W] on 3 core execution.

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  • Parallelization of Tree-to-TLV Serialization

    Makoto Nakayama, Kenichi Yamazaki, Satoshi Tanaka, Hironori Kasahara

    2014 IEEE INTERNATIONAL PERFORMANCE COMPUTING AND COMMUNICATIONS CONFERENCE (IPCCC)    2014年  [査読有り]

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    A serializer/deserializer (SerDe) is necessary to serialize a data object into a byte array and to deserialize in reverse direction. A SerDe that is used worldwide and runs quickly is the Protocol Buffer (ProtoBuf), which serializes a tree-structured data object into the Type-Length-Value (TLV) format. Acceleration of SerDe processing is beneficial because SerDes are used in various fields. This paper proposes a new method that accelerates the tree-to-TLV serialization through 2-way parallel processing called "parallelized serialization" and "parallelization with streaming". Experimental results show that parallelized serialization with 4 worker threads achieves a 1.97 fold shorter serialization time than when using a single worker thread, and the combination of 2-way parallel processing achieves a 2.11 fold shorter output time than that for ProtoBuf when 4 worker threads, FileOutputStream and trees of 10,080 container nodes are used.

  • プロファイル情報を用いたAndroid 2D描画ライブラリSKIAのOSCARコンパイラによる並列化

    後藤隆志, 武藤康平, 山本英雄, 平野智大, 見神広紀, 木村啓二, 笠原博徳

    情報処理学会 第199回ARC・第142回HPC合同研究発表会 Vol.2013-ARC-207 No.12    2013年12月

  • 重複部分木情報を利用した事前圧縮を特徴とするSerDeの開発と評価

    中山誠, 山崎憲一, 田中聡(NTTドコモ, 笠原博徳

    電子情報通信学会論文誌. D, 情報・システム   Vol. J96-D(10) ( Vol. J96-D(10) ) 2089 - 2100  2013年10月  [査読有り]

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    ビッグデータを扱うシステムでは,ストレージ資源の節約やI/O負荷の低減のために,Serializer/Deserializer(以下,"SerDe")が利用される.従来のSerDeは,木構造データをバイト配列へ直列化し,更に既存圧縮技術を適用してデータサイズを縮小する.しかし既存圧縮技術では,大きな部分木単位で重複がある場合や重複した部分木どうしが離れている場合に,その冗長性を十分に利用した圧縮を行えない.そこで我々は,部分木どうしの等値性や重複した部分木の出現回数などの情報を利用した事前圧縮を行うSerDeを開発した.重複した部分木を含む木構造データを扱う場合,従来のSerDeと既存圧縮技術の組合せよりも性能上の優位性を示すことを,その評価結果とともに述べる.

    CiNii

  • OSCAR API標準解釈系を用いた階層グルーピング対応ハードウェアバリア同期機構の評価

    川島慧大, 金羽木洋平, 林明宏, 木村啓二, 笠原博徳

    情報処理学会 2013年並列／分散／協調処理に関する『北九州』サマー・ワークショップ（SWoPP北九州2013） Vol.2013-ARC-206 No.16    2013年08月

  • Androidベースマルチコア上での自動電力制御

    平野智大, 武藤康平, 後藤隆志, 見神広紀, 山本英雄, 木村啓二, 笠原博徳

    情報処理学会 2013年並列／分散／協調処理に関する『北九州』サマー・ワークショップ（SWoPP北九州2013） Vol.2013-ARC-206 No.23    2013年08月

  • Automatic Parallelization of Hand Written Automotive Engine Control Codes Using OSCAR Compiler

    Dan Umeda, Yohei Kanehagi, Hiroki Mikami, Akihiro Hayashi, Keiji Kimura, Hironori Kasahara

    17th Workshop on Compilers for Parallel Computing (CPC2013), Lyon, France    2013年07月  [査読有り]

  • OSCAR API v2.1: Extensions for an Advanced Accelerator Control Scheme to a Low-Power Multicore API

    Keiji Kimura, Cecilia Gonzáles-Álvarez, Akihiro Hayashi, Hiroki Mikami, Mamoru Shimaoka, Jun Shirako, Hironori Kasahara

    17th Workshop on Compilers for Parallel Computing (CPC2013), Lyon, France    2013年07月  [査読有り]

  • Enhancing the Performance of a Multiplayer Game by Using a Parallelizing Compiler

    アルドーサリー ヤーセル, 古山 祐樹, ドミニク ヒレンブランド, 木村 啓二, 笠原 博徳, 成田 誠之助

    情報処理学会 第197回計算機アーキテクチャ研究発表会    2013年04月  [査読有り]

  • マルチコア商用スマートディバイスの評価と並列化の試み

    山本英雄, 後藤隆志, 平野智大, 武藤康平, 見神広紀, Hillenbrand Dominic, 林明宏, 木村啓二, 笠原博徳

    情報処理学会 第124回OS研究発表会, Vol. 2013-OS-124 No. 000310    2013年02月

  • Languages and Compilers for Parallel Computing: 25th International Workshop, LCPC 2012, Tokyo, Japan, September 11-13, 2012, Revised Selected Papers

    Hironori Kasahara, Keiji Kimura

    Lecture Notes in Computer Science   7760  2013年

  • Evaluation of power consumption at execution of multiple automatically parallelized and power controlled media applications on the RP2 low-power multicore

    Hiroki Mikami, Shumpei Kitaki, Masayoshi Mase, Akihiro Hayashi, Mamoru Shimaoka, Keiji Kimura, Masato Edahiro, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   7146   31 - 45  2013年  [査読有り]

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    This paper evaluates an automatic power reduction scheme of OSCAR automatic parallelizing compiler having power reduction control capability when multiple media applications parallelized by the OSCAR compiler are executed simultaneously on RP2, a 8-core multicore processor developed by Renesas Electronics, Hitachi, and Waseda University. OSCAR compiler enables the hierarchical multigrain parallel processing and power reduction control using DVFS (Dynamic Voltage and Frequency Scaling), clock gating and power gating for each processor core using the OSCAR multi-platform API. The RP2 has eight SH4A processor cores, each of which has power control mechanisms such as DVFS, clock gating and power gating. First, multiple applications with relatively light computational load are executed simultaneously on the RP2. The average power consumption of power controlled eight AAC encoder programs, each of which was executed on one processor, was reduced by 47%, (to 1.01W), against one AAC encoder execution on one processor (from 1.89W) without power control. Second, when multiple intermediate computational load applications are executed, the power consumptions of an AAC encoder executed on four processors with the power reduction control was reduced by 57% (to 0.84W) against an AAC encoder execution on one processor (from 1.95W). Power consumptions of one MPEG2 decoder on four processors with power reduction control was reduced by 49% (to 1.01W) against one MPEG2 decoder execution on one processor (from 1.99W). Finally, when a combination of a high computational load application program and an intermediate computational load application program are executed simultaneously, the consumed power reduced by 21% by using twice number of cores for each application. This paper confirmed parallel processing and power reduction by OSCAR compiler are efficient for multiple application executions. In execution of multiple light computational load applications, power consumption increases only 12% for one application. Parallel processing being applied to intermediate computational load applications, power consumption of executing one application on one processor core (1.49W) is almost same power consumption of two applications on eight processor cores (1.46W). © 2013 Springer-Verlag.

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  • 自動車エンジン制御ソフトウェアにおけるマルチコア上での並列処理

    金羽木洋平, 梅田弾, 見神広紀, 林明宏, 沢田光男, トヨ, 木村啓二, 笠原博徳

    情報処理学会 第195回計算機アーキテクチャ研究発表会, Vol.2013-ARC-203 No.2    2013年01月

  • 並列化アプリケーションを対象とした統計的手法によるメニーコアアーキテクチャシミュレーションの高速化

    阿部洋一, 田口学豊, 木村啓二, 笠原博徳

    情報処理学会 第195回計算機アーキテクチャ研究発表会, Vol.2012-ARC-203 N0.13    2013年01月

  • コンパイラと協調したシミュレーション精度切り換え可能なマルチコアアーキテクチャシミュレータ

    田口学豊, 阿部洋一, 木村啓二, 笠原博徳

    情報処理学会 第195回計算機アーキテクチャ研究発表会, Vol.2012-ARC-203 N0.14    2013年01月

  • Automatic Design Exploration Framework for Multicores with Reconfigurable Accelerators

    Cecilia Gonzalez-Alvarez, Haruku Ishikawa, Akihiro Hayashi, Daniel Jimenez-Gonzalez, Carlos Alvarez, Keiji Kimura, Hironori Kasahara

    7th Workshop on Reconfigurable Computing (WRC) 2013, held in conjuction with HiPEAC conference 2013, Berlin    2013年01月  [査読有り]

  • Automatic Parallelization, Performance Predictability and Power Control for Mobile-Applications

    Dominic Hillenbrand, Akihiro Hayashi, Hideo Yamamoto, Keiji Kimura, Hironori Kasahara

    2013 IEEE COOL CHIPS XVI (COOL CHIPS)    2013年  [査読有り]

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    Currently few mobile applications exploit the power- and performance capabilities of multi-core architectures. As the number of cores increases, the challenges become more pressing. We picked three challenges: application parallelization, performance-predictability/portability and power control for mobile devices. We tackled the challenges with our auto-parallelizing compiler and operating system enhancements.

  • Parallelization of Automotive Engine Control Software On Embedded Multi-core Processor Using OSCAR Compiler

    Yohei Kanehagi, Dan Umeda, Akihiro Hayashi, Keiji Kimura, Hironori Kasahara

    2013 IEEE COOL CHIPS XVI (COOL CHIPS)    2013年  [査読有り]

  • Reconciling application power control and operating systems for optimal power and performance

    Dominic Hillenbrand, Yuuki Furuyama, Akihiro Hayashi, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    2013 8th International Workshop on Reconfigurable and Communication-Centric Systems-on-Chip, ReCoSoC 2013    2013年  [査読有り]

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    In the age of dark silicon on-chip power control is a necessity. Upcoming and state of the art embedded- and cloud computer system-on-chips (SoCs) already provide interfaces for fine grained power control. Sometimes both: core- and interconnect-voltage and frequency can be scaled for example. To further reduce power consumption SoCs often have specialized accelerators. Due to the rising specialization of hard- and software general purpose operating systems require changes to exploit the power saving opportunities provided by the hardware. However, they lack detailed hardware- and application-level-information. Application-level power control in turn is still very uncommon and difficult to realize. Now a days vendors of mobile devices are forced to tweak and patch system-level software to enhance the power efficiency of each individual product. This manual process is time consuming and must be re-iterated for each new product. In this paper we explore the opportunities and challenges of automatic application- level power control using compilers. © 2013 IEEE.

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  • Dynamic Profiling and Feedback Framework for Reduce-side Join

    Makoto Nakayama, Kenichi Yamazaki, Satoshi Tanaka, Hironori Kasahara

    2013 IEEE 16TH INTERNATIONAL CONFERENCE ON COMPUTATIONAL SCIENCE AND ENGINEERING (CSE 2013)     1255 - 1262  2013年  [査読有り]

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    MapReduce has become popular and Reduce-side join is one of the most important application of MapReduce. Data skew, in which the data load assigned to each Reduce task fluctuates task by task, increases the MapReduce job completion time. This paper proposes a dynamic profiling and feedback framework that works on a MapReduce cluster. The framework allows programmers to build their own algorithm to address data skew on Reduce-side join based on their specific knowledge and/or requirements. This paper also proposes an estimation method which makes our framework adapt to a wide range of MapReduce cluster sizes. This paper presents two example algorithms to address data skew using the estimation method, and the experimental results shows up to 2.59 times speed-up of join completion time on a cluster with 50 servers and highly skewed input data.

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  • Automatic parallelization with OSCAR API Analyzer: a cross-platform performance evaluation

    Gonzalez-Alvarez Cecilia, 金羽木洋平, 竹本昂生, 岸本耀平, 武藤康平, 見神広紀, 林明宏, 木村啓二, 笠原博徳

    情報処理学会 第194回計算機アーキテクチャ・第137回ハイパフォーマンスコンピューティング合同研究発表会（HOKKE-20））, Vol.2012-ARC-202HPC137 No.10    2012年12月

  • 地震動シミュレータGMSのOSCARコンパイラによる自動並列化

    島岡護, 見神広紀, 林明宏, 和田康孝, 木村啓二, 森田秀和, 内山邦男, 笠原博徳

    情報処理学会 第194回計算機アーキテクチャ・第137回ハイパフォーマンスコンピューティング合同研究発表会（HOKKE-20））, Vol.2012-ARC-202HPC137 No.11    2012年12月

  • Opportunities and Challenges of Application-Power Control in the Age of Dark Silicon

    Dominic Hillenbrand, Yuuki Furuyama, Akihiro Hayashi, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    情報処理学会 第194回計算機アーキテクチャ・第137回ハイパフォーマンスコンピューティング合同研究発表会（HOKKE-20））, Vol.2012-ARC-202HPC137 No.26    2012年12月

  • エンジン基本制御ソフトウェアモデルのマルチコア上での並列処理

    梅田弾, 金羽木洋平, 見神広紀, 林明宏 谷充, デンソー, 森裕司, デンソー, 木村啓二, 笠原博徳

    情報処理学会 第193回計算機アーキテクチャ研究会 (SWoPP2012) Vol.2012-ARC-201 No.22    2012年08月

  • 低消費電力マルチコアRP-Xを用いた1ワットWebサービスの実現

    古山祐樹, 島岡護, 見神広紀, 林明宏, 木村啓二, 笠原博徳

    情報処理学会 第193回計算機アーキテクチャ研究会 (SWoPP2012) Vol.2012-ARC-201 No.24    2012年08月

  • グリーンコンピューティングのための低消費電力マルチコア技術

    笠原博徳

    特技懇誌 特許庁   265   31 - 42  2012年05月  [査読有り]

  • JISX0180:2011「組込みソフトウェア向けコーディング規約の作成方法」を用いたParallelizable Cの定義（発表予定）

    木村啓二, 間瀬正啓, 笠原博徳

    ETNET2012    2012年03月

  • Javaの自動並列化における例外フローのインライニング解析とメソッドディスパッチの高速化

    田端啓一, 木村啓二, 笠原博徳

    情報処理学会第191回計算機アーキテクチャ研究会, Vol. 2012-ARC-199, No. 9    2012年03月

  • 並列化メディアアプリケーションを対象としたメニーコアアーキテクチャシミュレーションの高速化の検討

    阿部洋一, 石塚亮, 大胡亮太, 田口学豊, 木村啓二, 笠原博徳

    情報処理学会第191回計算機アーキテクチャ研究会, Vol. 2012-ARC-199, No. 3    2012年03月

  • OSCAR Parallelizing Compiler and API for Real-time Low Power Heterogeneous Multicores

    Akihiro Hayashi, Mamoru Shimaoka, Hiroki Mikami, Masayoshi Mase, Yasutaka Wada, Jun Shirako, Keiji Kimura, Hironori Kasahara

    16th Workshop on Compilers for Parallel Computing(CPC2012), Padova, Italy    2012年01月  [査読有り]

  • Enhancing the Performance of a Multiplayer Game by Using a Parallelizing Compiler

    Yasir I. M. Al-Dosary, Keiji Kimura, Hironori Kasahara, Seinosuke Narita

    2012 17TH INTERNATIONAL CONFERENCE ON COMPUTER GAMES (CGAMES)     67 - 75  2012年  [査読有り]

  • SMPサーバー上での粒子線がん治療用線量計算エンジンの自動並列化

    林明宏, 松本卓司, 見神広紀, 木村啓二, 山本啓二, 崎浩典, 高谷保行, 笠原博徳

    情報処理学会研究報告 Vol.2011-ARC189HPC132-2    2011年11月

  • ヘテロジニアスマルチコア向けソフトウェア開発フレームワーク及びAPI

    林明宏, 和田康孝, 渡辺岳志, 関口威, 間瀬正啓, 白子準, 木村啓二, 笠原博徳

    情報処理学会論文誌コンピューティングシステム(ACS36)   5   68 - 79  2011年11月  [査読有り]

  • 科学技術計算プログラムの構造を利用したメニーコアアーキテクチャシミュレーション高速化手法の評価

    石塚亮, 阿部洋一, 大胡亮太, 木村啓二, 笠原博徳

    情報処理学会研究報告 Vol.2011-ARC-196-14    2011年07月

  • SPECベンチマークプログラムのCUDAによる並列化の検討

    平勇樹, 木村啓二, 笠原博徳

    情報処理学会研究報告 Vol.2011-HPC-130-16    2011年07月

  • メディアアプリケーションにおけるコンパイラによるI/Oオーバーヘッド隠蔽手法

    林明宏, 関口威, 間瀬正啓, 和田康孝, 木村啓二, 笠原博徳

    情報処理学会研究報告Vol.2011-ARC-195OS117-14   2011 ( 14 ) 1 - 7  2011年04月

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    本稿では，相対的に増大するI/Oオーバーヘッドの削減を目指して，連続したファイル入出力を伴うストリーミングデータを扱うメディア処理アプリケーションを対象としたI/Oオーバーヘッド隠蔽手法を提案する．本手法ではI/O処理を並列化コンパイラが生成する通常の粗粒度タスクの1つとして扱い，粗粒度タスク間並列性解析，タスクスケジューリングを行うことでI/Oタスクと演算タスクの並列化を実現する．AACエンコードプログラムを用いて情報家電用マルチコアRP-X及びXeonサーバ上でその性能を評価した結果，提案手法は最大48%の速度向上を実現可能であることが分かった．In this paper, we propose a novel method which hides I/O overheads in multimedia applications. We propose a compilation technique which realize a I/O task definition, a data dependency analysis among coarse-grain tasks and coarse-grain task scheduling in order to hide I/O overheads for multimedia applications. This paper evaluates processing performance by the proposed methods on RP-X processor and Xeon server. As a result, the proposed method attains speedups to 1.5x for AAC encoding program with 4 SH-4A processors compared with conventional method.

    CiNii

  • A 45-nm 37.3 GOPS/W Heterogeneous Multi-Core SOC with 16/32 Bit Instruction-Set General-Purpose Core

    Osamu Nishii, Yoichi Yuyama, Masayuki Ito, Yoshikazu Kiyoshige, Yusuke Nitta, Makoto Ishikawa, Tetsuya Yamada, Junichi Miyakoshi, Yasutaka Wada, Keiji Kimura, Hironori Kasahara, Hideo Maejima

    IEICE TRANSACTIONS ON ELECTRONICS   E94C ( 4 ) 663 - 669  2011年04月  [査読有り]

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    We built a 12.4 mm x 12.4 mm, 45-nm CMOS, chip that integrates eight 648-MHz general purpose cores, two matrix processor (MX-2) cores, four flexible engine (FE) cores and media IP (VPU5) to establish heterogeneous multi-core chip architecture. The general purpose core had its IPC (instructions per cycle) performance enhanced by adding 32-bit instructions to the existing 16-bit fixed-length instruction set and executing up to two 32-bit instructions per cycle. Considering these five-to-seven years of embedded LSI and increasing trend of access-master within LSI, we predict that the memory usage of single core will not exceed 32-bit physical area (i.e. 4 GB), but chip-total memory usage will exceed 4 GB. Based on this prediction, the physical address was expanded from 32-bit to 40-bit. The fabricated chip was tested and a parallel operation of eight general purpose cores and four FE cores and eight data transfer units (DTU) is obtained on AAC (Advanced Audio Coding) encode processing.

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  • 低消費電力マルチコアRP2上での複数メディアアプリケーション実行時の消費電力評価

    見神広紀, 北基俊平, 佐藤崇文, 間瀬正啓, 木村啓二, 石坂一久, 酒井淳嗣, 枝廣正人, 笠原博徳

    情報処理学会研究報告Vol.2011-ARC-194-1    2011年03月

  • A parallelizing compiler cooperative heterogeneous multicore processor architecture

    Yasutaka Wada, Akihiro Hayashi, Takeshi Masuura, Jun Shirako, Hirofumi Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   6760   215 - 233  2011年  [査読有り]

    　概要を見る

    Heterogeneous multicore architectures, integrating several kinds of accelerator cores in addition to general purpose processor cores, have been attracting much attention to realize high performance with low power consumption. To attain effective high performance, high application software productivity, and low power consumption on heterogeneous multicores, cooperation between an architecture and a parallelizing compiler is important. This paper proposes a compiler cooperative heterogeneous multicore architecture and parallelizing compilation scheme for it. Performance of the proposed scheme is evaluated on the heterogeneous multicore integrating Hitachi and Renesas' SH4A processor cores and Hitachi's FE-GA accelerator cores, using an MP3 encoder. The heterogeneous multicore gives us 14.34 times speedup with two SH4As and two FE-GAs, and 26.05 times speedup with four SH4As and four FE-GAs against sequential execution with a single SH4A. The cooperation between the heterogeneous multicore architecture and the parallelizing compiler enables to achieve high performance in a short development period. © 2011 Springer-Verlag Berlin Heidelberg.

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  • Parallelizing Compiler Framework and API for Power Reduction and Software Productivity of Real-Time Heterogeneous Multicores

    Akihiro Hayashi, Yasutaka Wada, Takeshi Watanabe, Takeshi Sekiguchi, Masayoshi Mase, Jun Shirako, Keiji Kimura, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   6548   184 - 198  2011年  [査読有り]

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    Heterogeneous multicores have been attracting much attention to attain high performance keeping power consumption low in wide spread of areas. However, heterogeneous multicores force programmers very difficult programming. The long application program development period lowers product competitiveness. In order to overcome such a situation, this paper proposes a compilation framework which bridges a gap between programmers and heterogeneous multicores. In particular, this paper describes the compilation framework based on OSCAR compiler. It realizes coarse grain task parallel processing, data transfer using a DMA controller, power reduction control from user programs with DVFS and clock gating on various heterogeneous multicores from different vendors. This paper also evaluates processing performance and the power reduction by the proposed framework on a newly developed 15 core heterogeneous multicore chip named RP-X integrating 8 general purpose processor cores and 3 types of accelerator cores which was developed by Renesas Electronics, Hitachi, Tokyo Institute of Technology and Waseda University. The framework attains speedups up to 32x for an optical flow program with eight general purpose processor cores and four DRP(Dynamically Reconfigurable Processor) accelerator cores against sequential execution by a single processor core and 80% of power reduction for the real-time AAC encoding.

  • A parallelizing compiler cooperative heterogeneous multicore processor architecture

    Yasutaka Wada, Akihiro Hayashi, Takeshi Masuura, Jun Shirako, Hirofumi Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   6760   215 - 233  2011年  [査読有り]

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    Heterogeneous multicore architectures, integrating several kinds of accelerator cores in addition to general purpose processor cores, have been attracting much attention to realize high performance with low power consumption. To attain effective high performance, high application software productivity, and low power consumption on heterogeneous multicores, cooperation between an architecture and a parallelizing compiler is important. This paper proposes a compiler cooperative heterogeneous multicore architecture and parallelizing compilation scheme for it. Performance of the proposed scheme is evaluated on the heterogeneous multicore integrating Hitachi and Renesas' SH4A processor cores and Hitachi's FE-GA accelerator cores, using an MP3 encoder. The heterogeneous multicore gives us 14.34 times speedup with two SH4As and two FE-GAs, and 26.05 times speedup with four SH4As and four FE-GAs against sequential execution with a single SH4A. The cooperation between the heterogeneous multicore architecture and the parallelizing compiler enables to achieve high performance in a short development period. © 2011 Springer-Verlag Berlin Heidelberg.

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  • Parallelizing Compiler Framework and API for Power Reduction and Software Productivity of Real-Time Heterogeneous Multicores

    Akihiro Hayashi, Yasutaka Wada, Takeshi Watanabe, Takeshi Sekiguchi, Masayoshi Mase, Jun Shirako, Keiji Kimura, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   6548   184 - 198  2011年  [査読有り]

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    Heterogeneous multicores have been attracting much attention to attain high performance keeping power consumption low in wide spread of areas. However, heterogeneous multicores force programmers very difficult programming. The long application program development period lowers product competitiveness. In order to overcome such a situation, this paper proposes a compilation framework which bridges a gap between programmers and heterogeneous multicores. In particular, this paper describes the compilation framework based on OSCAR compiler. It realizes coarse grain task parallel processing, data transfer using a DMA controller, power reduction control from user programs with DVFS and clock gating on various heterogeneous multicores from different vendors. This paper also evaluates processing performance and the power reduction by the proposed framework on a newly developed 15 core heterogeneous multicore chip named RP-X integrating 8 general purpose processor cores and 3 types of accelerator cores which was developed by Renesas Electronics, Hitachi, Tokyo Institute of Technology and Waseda University. The framework attains speedups up to 32x for an optical flow program with eight general purpose processor cores and four DRP(Dynamically Reconfigurable Processor) accelerator cores against sequential execution by a single processor core and 80% of power reduction for the real-time AAC encoding.

  • OSCAR API標準解釈系を用いたParallelizable Cプログラムの評価

    佐藤卓也, 見神広紀, 林明宏, 間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会研究報告Vol.2010-ARC-191-2   2010 ( 2 ) 1 - 6  2010年10月

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    本稿では種々の組み込みプロセッサ上で OSCAR (Optimally Scheduled AdvancedMultiprocessor) コンパイラが並列化した C あるいは Fortran プログラムを動作させることを可能とする OSCAR API を各マルチコア用のライブラリコールに変換する OSCAR API 標準解釈系を提案する．この OSCAR API 標準解釈系を用いることにより，OSCAR コンパイラが出力したプログラムは各コア用のライブラリコール入り C あるいは Fortran プログラムになり対象マルチコア内のシングルコア用コンパイラを用いて簡単にバイナリを生成し，各マルチコア上で DMA や電力制御機能を含めて実行することができる．この OSCAR API 標準解釈系を用いて OSCAR コンパイラにより並列化された Parallelizable C プログラムの評価を行った．その結果，逐次実行時と比較して，2 コア集積のマルチコアである IBM Power5+ を 4 基搭載した 8 コア SMPサーバである IBM p5 550Q において平均 5.61 倍，4 コア集積のマルチコアである Intel Xeon 5506 プロセッサを 2 基搭載した 8 コア SMP サーバにおいて平均 4.43 倍，SH-4A コアベースの情報家電用マルチコア RP2 の 4 コアを使用した SMP 実行モードにおいて平均 3.34 倍の性能向上が得られた．This paper proposes OSCAR(Optimally Scheduled Advanced Multiprocessor) API Standard Translator. OSCAR API has been developped as an interface between OSCAR compiler, which can parallelize C and Fortran programs, and various embedded multi cores. The OSCAR API Standard Translator translates a parallelized C or Fortran program by OSCAR compiler into a program having runtime library calls for DMA transfer, power control and so on for a target multicore. The parallel processing performance for Parallelizable C programs, which are automatically parallelized by OSCAR compiler, are evaluated on there multicore systems. The evaluation results show that, compared with sequential execution, 5.61 times speedup is achieved on a 8 cores server IBM p5 550Q with 4 dual-core Power5+ processors on average, 4.43 times speedup on a 4 cores server with 2 quad-core Intel Xeon processors on average, and 3.34 times speedup on Renesas/Hitachi/Waseda RP2 with SH-4A cores in SMP execution mode using 4 cores on average, respectively.

    CiNii

  • 情報家電用ヘテロジニアスマルチコアRP-Xにおけるコンパイラ低消費電力制御性能

    和田康孝, 林明宏, 渡辺岳志, 関口威, 間瀬正啓, 白子準, 木村啓二, 伊藤雅之, 長谷川淳, 佐藤真琴, 野尻徹, 内山邦男, 笠原博徳

    情報処理学会研究報告Vol.2010-ARC-190-8(SWoPP2010)    2010年08月

  • 情報家電用ヘテロジニアスマルチコア用自動並列化コンパイラフレームワーク

    林明宏, 和田康孝, 渡辺岳志, 関口威, 間瀬正啓, 木村啓二, 伊藤雅之, 長谷川淳, 佐藤真琴, 野尻徹, 内山邦男, 笠原博徳

    情報処理学会研究報告Vol.2010-ARC-190-7(SWoPP2010)    2010年08月

  • プログラム構造に着目したメニーコアアーキテクチャシミュレータの高速化手法

    石塚亮, 大友俊也, 大胡亮太, 木村啓二, 笠原博徳

    情報処理学会研究報告Vol.2010-ARC-190-20    2010年07月

  • Parallelizable C and Its Performance on Low Power High Performance Multicore Processors

    Masayoshi Mase, Yuto Onozaki, Keiji Kimura, Hironori Kasahara

    15th Workshop on Compilers for Parallel Computing 2010    2010年07月  [査読有り]

  • 並列化コンパイラによるソフトウェアコヒーレンシ制御

    間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会研究報告 Vol.2010-ARC-189-7   2010 ( 7 ) 1 - 10  2010年04月

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    近年，あらゆる情報機器において処理性能の向上および低消費電力化のため，マルチコアの採用が進んでおり，今後チップ上に集積されるコア数はさらに増え，メニーコア時代が訪れると考えられている．しかしながら，64，128 コア以上のメニーコアプロセッサにおけるコヒーレントキャッシュハードウェアは回路規模的にも消費電力的にも実装コストが大きくなりすぎるため，実用化が困難と考えられている．本稿では，キャッシュコヒーレンシ制御機構を持たない共有メモリ型のマルチプロセッサシステムにおいても，並列化コンパイラによりコヒーレントキャッシュと同等な処理を可能とする，ソフトウェアコヒーレンシ制御手法を提案する．本手法を OSCAR 自動並列化コンパイラに実装し，4 コアまではハードウェアコヒーレント機構を持つが，5 コア以上はノンコヒーレント共有メモリ動作となる，8 コア構成の情報家電用マルチコア RP2 において評価を行ったところ，4 アプリケーションプログラムにおいて 4 コアまででノンコヒーレントキャッシュモードでもコヒーレントキャッシュモードと同等以上の性能が得られ，さらに 8 コア使用時にも 1 コア使用時と比較して平均 4.88 倍の速度向上が自動で得られた．As multicore processor becomes widely used in various computer systems, the number of cores integrated in a chip is increasing for improved performance and reduced power consumption toward manycore era. However, cache coherency hardware in manycore processors which integrates over 64 or 128 cores is hard to implement both for circuit area and energy cost. This paper proposes a parallelizing compiler directed software coherence for shared memory multiprocessor systems without hardware cache coherence mechanism that enables as same parallelization as on hardware coherent cache. We implemented the proposed method in OSCAR automatic parallelizing compiler and evaluated on RP2, a multicore for consumer electronics integrating 8 cores, that can support hardware coherent cache mode under 4 cores and non-coherent shared memory multiprocessor mode over 4 cores. The evaluation results shows that automatic parallelization with the proposed software coherence mechanism achieves as much or even better performance than hardware coherence under 4 cores. Also, the software coherence gives us 4.88x speedup for 8 cores in average on 4 application programs against sequential execution.

    CiNii

  • 組込み向けマルチコア上での複数アプリケーション動作時の自動並列化されたアプリケーションの処理性能

    宮本 孝道, 間瀬 正啓, 木村 啓二, 石坂 一久, 酒井 淳嗣, 枝廣 正人, 笠原 博徳

    情報処理学会研究報告   2010-ARC-188 ( 9 )  2010年03月

  • H.264/AVCエンコーダのマルチコアプロセッサにおける階層的並列処理

    見神広紀, 宮本孝道, 木村啓二, 笠原博徳

    情報処理学会研究報告Vol.2010-ARC-187 No.22 Vol.2010-EMB-15 No.22    2010年01月

  • OSCAR API for Real-Time Low-Power Multicores and Its Performance on Multicores and SMP Servers

    Keiji Kimura, Masayoshi Mase, Hiroki Mikami, Takamichi Miyamoto, Jun Shirako, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   5898   188 - 202  2010年  [査読有り]

    　概要を見る

    OSCAR (Optimally Scheduled Advanced Multiprocessor) API has been designed for real-time embedded low-power multicores to generate parallel programs for various multicores from different vendors by using the OSCAR parallelizing compiler. The OSCAR API has been developed by Waseda University in collaboration with Fujitsu Laboratory, Hitachi, NEC, Panasonic, Renesas Technology, and Toshiba in an METI/NEDO project entitled "Multicore Technology for Realtime Consumer Electronics." By using the OSCAR API as an interface between the OSCAR compiler and backend compilers, the OSCAR compiler enables hierarchical multigrain parallel processing with memory optimization under capacity restriction for cache memory, local memory, distributed shared memory, and on-chip/off-chip shared memory; data transfer using a DMA controller; and power reduction control using DVFS (Dynamic Voltage and Frequency Scaling), clock gating, and power gating for various embedded multicores. In addition, a parallelized program automatically generated by the OSCAR, compiler with OSCAR API can be compiled by the ordinary OpenMP compilers since the OSCAR API is designed on a subset of the OpenMP. This paper describes the OSCAR API and its compatibility with the OSCAR compiler by showing code examples. Performance evaluations of the OSCAR compiler and the OSCAR. API are carried out using an IBM Power5+ workstation, an IBM Power6 high-end SMP server, and a newly developed consumer electronics multicore chip RP2 by Renesas, Hitachi and Waseda. From the results of scalability evaluation, it is found that on an average, the OSCAR compiler with the OSCAR API can exploit 5.8 times speedup over the sequential execution on the Power5+ workstation with eight cores and 2.9 times speedup on RP2 with four cores, respectively. In addition, the OSCAR compiler can accelerate an IBM XL Fortran compiler up to 3.3 times on the Power6 SMP server. Due to low-power optimization on RP2, the OSCAR compiler with the OSCAR API achieves a maximum power reduction of 84% in the real-time execution mode.

  • 最先端低消費電力コンピュータ（マルチコア・メニーコア）のハードウェアとソフトウェアの研究開発

    笠原博徳

    早稲田電気工学会（ＥＷＥ）会報   ( 51 )  2009年11月

    担当区分：筆頭著者

  • 自動並列化のためのElement-Sensitiveポインタ解析

    間瀬 正啓, 村田 雄太, 木村 啓二, 笠原 博徳

    情報処理学会第76回プログラミング研究会, 石垣島    2009年10月

  • Roles of Parallelizing Compilers for Low Power Manycores”, Panel: "What do compiler optimizations mean for many-cores?"

    Hironori Kasahara

    The 22nd International Workshop on Languages and Compilers for Parallel Computing (LCPC09)    2009年10月  [査読有り]

  • 太陽電池で駆動できる低消費電力マルチコアプロセッサとソフトウェア

    笠原博徳

    Waseda University DCC Industry and Academia Cooperation Forum    2009年09月  [査読有り]

  • マルチコアにおけるParallelizable Cプログラムの自動並列化

    間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会研究会報告2009-ARC-174-15(SWoPP2009)    2009年08月

  • Compiler Technology and API for Multi-Core

    Hironori Kasahara, Jun Shirako

    The IEEE Computer Society 2009 Vail Computer Elements Workshop    2009年06月  [査読有り]

  • Parallelizing Compiler and API for Low Power Multicores

    Hironori Kasahara

    LSI and Systems Workshop 2009    2009年05月  [査読有り]

  • 低消費電力マルチコアのための並列化コンパイラ及びAPI

    笠原 博徳

    LSIとシステムのワークショップ2009「エネルギーと環境のためのLSIとシステム」    2009年05月  [査読有り]

  • マルチコア上でのOSCAR APIを用いた並列化コンパイラによる低消費電力化手法

    中川亮, 間瀬正啓, 白子準, 木村啓二, 笠原博徳

    SACSIS2009 - 先進的計算基盤システムシンポジウム    2009年05月  [査読有り]

  • A Power Reduction Scheme for Parallelizing Compiler Using OSCAR API on Multicore Processors

    Ryo Nakagawa, Masayoshi Mase, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Symposium on Advanced Computing Systems and Infrastructures (SACSIS 2009)    2009年05月  [査読有り]

  • 組み込みマルチコアが開く新市場とそれを支える並列コンパイラ技術の最前線

    笠原 博徳

    組み込みプロセッサ＆プラットホーム・ワークショップ2009    2009年04月  [査読有り]

  • New Markets Opened by Embedded Multicores and Forefront of Parallelizing Compiler Technology

    Hironori Kasahara

    Embedded Processor and Platform Workshop 2009    2009年04月  [査読有り]

  • OSCAR Parallelizing Compiler and API for Low Power High Performance Multicores

    Hironori Kasahara

    The 11th International Specialist Meeting on The Next generation Models on Climate Change and Sustainability for Adavanced High-performance Computing Facilities (Climate Meeting 2009)    2009年03月  [査読有り]

  • 低消費電力マルチコアプロセッサとソフトウェア技術

    笠原 博徳

    早稲田大学技術説明会    2009年03月  [査読有り]

  • Low Power Multicores Processor and Software Technologies

    Hironori Kasahara

    Waseda University Technical Presentation Meeting    2009年03月  [査読有り]

  • 並列度・タスク実行時間の偏りを考慮した標準タスクグラフセットSTG Ver3を用いたスケジューリングアルゴリズムの評価

    島岡護, 今泉和浩, 鷹野芙美代, 木村啓二, 笠原博徳

    第119回 ハイパフォーマンスコンピューティング研究会   2009 ( 14 ) 127 - 132  2009年02月

    　概要を見る

    本稿では強 NP 困難な組み合わせ最適化問題である実行時間最小マルチプロセッサスケジューリング問題のための標準タスクグラフセット STG Ver3 を提案するとともに，それを用いたアルゴリズムの性能評価について述べる． STG Ver2 はタスク実行時間生成乱数，先行制約形状生成乱数により生成されたタスクグラフセットである． STG Ver3 は STG Ver2 にタスクの並列度，タスク実行時間の偏差に考慮を加えることにより生成した "並列度セット" ， "正規化偏差セット" により構成される．評価の結果，最適化アルゴリズム DF/IHS (Depth First/ ImplicitHeuristic Search) では 87.25% ， PDF/IHS (Parallelized DF/IHS) では 92.25% の問題で 10 分以内に最適解を得られることを確認した．This paper proposes the "Standard Task Graph Set Ver3" (STG Ver3) to evaluate performance of heuristic and optimization algorithms for the minimum execution time multiprocessor scheduling problem. The minimum execution time multiprocessor scheduling problem is known as a strong NP-hard combinational optimization problem to the public. The STG Ver2 was created by random task execution times and random predecessors. In addition, the STG Ver3 considers parallelism of task graphs and deviation of task execution times to let us understand characteristics of algrithms. This paper describes evaluation results by applying the STG Ver3 to several algorithms. Performance evaluation show that DF/IHS can give us optimal solutions for 87.25%, and PDF/IHS 92.25% within 600 seconds.

    CiNii

  • Parallel and Concurrent Search for Fast AND/OR Tree Search on Multicore Processors

    Fumiyo Takano, Yoshitaka Maekawa, Hironori Kasahara

    Proc. of the IASTED International Conference on Parallel and Distributed Computing and Networks (PDCN 2009)    2009年02月  [査読有り]

  • 組込マルチコア用並列化コンパイラとAPIについて

    笠原 博徳

    トロン協会    2009年02月  [査読有り]

  • Parallelizing Compiler and API for Embedded Multi-cores

    Hironori Kasahara

    TRON Association    2009年02月  [査読有り]

  • 並列度・タスク実行時間の偏りを考慮した標準タスクグラフセットSTG Ver3を用いたスケジューリングアルゴリズムの評価

    島岡護, 今泉和浩, 鷹野芙美代, 木村啓二, 笠原博徳

    第119回 ハイパフォーマンスコンピューティング研究会    2009年02月  [査読有り]

  • Performance Evaluation of Minimum Execution Time Multiprocessor Scheduling Algorithms Using Standard Task Graph Set Ver3 Consider Parallelism of Task Graphs and Deviation of Task Execution Time

    Mamoru Shimaoka, Kazuhiro Imaizumi, Fumiyo Takano, Keiji Kimura, Hironori Kasahara

    Technical Report of IEICE    2009年02月  [査読有り]

  • マルチコア上でのOSCAR API を用いた低消費電力化手法

    中川亮, 間瀬正啓, 白子準, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-145    2009年01月

  • マルチコアのためのコンパイラにおけるローカルメモリ管理手法

    桃園拓, 中野啓史, 間瀬正啓, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-141    2009年01月

  • メディアアプリケーションを用いた並列化コンパイラ協調型ヘテロジニアスマルチコアアーキテクチャのシミュレーション評価

    神山輝壮, 和田康孝, 林明宏, 間瀬正啓, 中野啓史, 渡辺岳志, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-140, (第173回 計算機アーキテクチャ研究会, 大阪)    2009年01月

  • Performance of OSCAR Multigrain Parallelizing Compiler on Multicore Processors

    Hiroki Mikami, Jun Shirako, Masayoshi Mase, Takamichi Miyamoto, Hirofumi Nakano, Fumiyo Takano, Akihiro Hayashi, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    Proc. of 14th Workshop on Compilers for Parallel Computing(CPC 2009)    2009年01月  [査読有り]

  • マルチコア上でのOSCAR API を用いた低消費電力化手法

    中川亮, 間瀬正啓, 白子準, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-145    2009年01月  [査読有り]

  • A Power Saving Scheme on Multicore Processors Using OSCAR API

    Ryo Nakagawa, Masayoshi Mase, Jun Shirako, Keiji Kimura, Hironori Kasahara

    THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, TECHNICAL REPORT OF IEICE. (ICD2008/145)    2009年01月  [査読有り]

  • マルチコアのためのコンパイラにおけるローカルメモリ管理手法

    桃園拓, 中野啓史, 間瀬正啓, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-141    2009年01月  [査読有り]

  • Local Memory Management Scheme by a Compiler for Multicore Processor

    Taku Momozono, Hirofumi Nakano, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, TECHNICAL REPORT OF IEICE. (ICD2008/141)    2009年01月  [査読有り]

  • メディアアプリケーションを用いた並列化コンパイラ協調型ヘテロジニアスマルチコアアーキテクチャのシミュレーション評価

    神山輝壮, 和田康孝, 林明宏, 間瀬正啓, 中野啓史, 渡辺岳志, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-140    2009年01月  [査読有り]

  • Performance Evaluation of Parallelizing Compiler Cooperated Heterogeneous Multicore Architecture Using Media Applications

    Teruo Kamiyama, Yasutaka Wada, Akihiro Hayashi, Masayoshi Mase, Hirofumi Nakano, Takeshi Watanabe, Keiji Kimura, Hironori Kasahara

    THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, TECHNICAL REPORT OF IEICE. (ICD2008/140)    2009年01月  [査読有り]

  • Multiple-paths Search with Concurrent Thread Scheduling for Fast AND/OR Tree Search

    Fumiyo Takano, Yoshitaka Maekawa, Hironori Kasahara

    CISIS: 2009 INTERNATIONAL CONFERENCE ON COMPLEX, INTELLIGENT AND SOFTWARE INTENSIVE SYSTEMS, VOLS 1 AND 2     51 - +  2009年  [査読有り]

    　概要を見る

    This paper proposes a fast AND/OR tree search algorithm using a multiple-paths concurrent search method. Conventional heuristic AND/OR tree search algorithms expand nodes in only a descending order of heuristic evaluation values. However, since the evaluation values are heuristic, a solution node group sometimes includes nodes with lower evaluation values. The tree which has a solution node group including nodes with lower evaluation values requires a long time to be solved by the conventional algorithms. The proposed algorithm. allows us to search paths including nodes with lower evaluation values and paths including nodes with higher evaluation values concurrently For searching various paths concurrently, the proposed algorithm uses pseudo-threads and a pseudo-thread scheduler managed by a user program with low overhead compared with the OS thread management. The pseudo-thread scheduler can weight the amount of search on each path and schedule the pseudo-threads. The proposed algorithm car, solve trees which have solutions including nodes with lower evaluation values also quickly. For performance evaluation, the proposed algorithm was applied to a tsume-shogi (Japanese chess problem) solver as a typical AND/OR tree search problem. In tsume-shogi, players can reuse captured pieces. Performance evaluation results on 385 problems show that the proposed algorithm is 1.67 times faster on the average than the previous algorithm df-pn.

  • 情報家電用マルチコア並列化APIを生成する自動並列化コンパイラによる並列化の評価

    宮本孝道, 浅香沙織, 見神広紀, 間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会論文誌 コンピューティングシステム   1 ( 3 ) 83 - 95  2008年12月  [査読有り]

    　概要を見る

    マルチコアプロセッサは携帯機器，カーナビ，デジタルTV，ゲーム機等の情報家電向けの組み込み分野において低消費電力で高性能を得るために利用され始めている．一方，これらのマルチコアを有効利用可能なOSCAR自動並列化コンパイラが開発されている．このOSCARコンパイラによる最適化を複数種類のマルチコアに適用するために，OSCARコンパイラと各マルチコア用ネイティブコンパイラを接続できる並列化APIをNEDO “リアルタイム情報家電用マルチコア技術”プロジェクトで新規に開発した．本論文では各社情報家電用マルチコア向けに新規開発したAPIを用いて，並列化コンパイラが情報家電用マルチコア向けに生成したコードを，VLIWコアを4基集積の富士通FR1000マルチコア，およびルネサステクノロジ，日立製作所，早稲田大学で共同開発したSH-4Aコアを4基集積のRP1マルチコア上で並列性能評価を行った．情報家電機器上での高速化が重要となるコーデック，グラフィックス等のマルチメディア処理を対象として，FR1000マルチコアでは4プロセッサ時に1プロセッサ時に比べ平均で3.28倍，RP1マルチコアでは4プロセッサ時に1プロセッサ時に比べ平均で3.31倍という並列処理性能が得られた．さらにFR1000マルチコアでは新規開発したAPIを用いることでOpenMP API準拠の並列処理APIのみを用いたコードと比較して最大1.74倍の速度向上が得られた．Multicore processors are adopted for embedded systems like portable electronics, car navigation systems, digital TVs and games to obtain high performance and low power. Furthermore, OSCAR automatic parallelizing compiler has been developed to utilize these multicores. We newly develop consumer electronics multicore API, with support by NEDO “Multicore-processor Technology for Real-Time Consumer Electronics project”, to connect OSCAR compiler with native compilers for various kinds of multicores to apply optimization by OSCAR compiler. This paper evaluates parallel processing performances of multimedia applications using this API by OSCAR compiler on FR1000 4 VLIW cores multicore processor developed by Fujitsu Ltd, and RP1 4 SH-4A cores multicore processor jointly-developed by Renesas Technology Corp., Hitachi Ltd. and Waseda University. As the results, the developed API gives us 3.28 times speedup in average using 4 cores against using 1 core on FR1000 multicore, and 3.31 times speedup in average using 4 cores against using 1 core on RP1 multicore. Furthermore, the developed API gives us maximum of 1.74 times speedup against using only parallelization API which is compliant with OpenMP API on FR1000 multicore.

    CiNii

  • An Evaluation of Parallelization with Automatic Parallelizing Compiler Generating Consumer Electronics Multicore API

    Takamichi Miyamoto, Saori Asaka, Hiroki Mikami, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    IPSJ Transactions on Advanced Computing Systems   1 ( 3 ) 83 - 95  2008年12月  [査読有り]

    　概要を見る

    マルチコアプロセッサは携帯機器，カーナビ，デジタルTV，ゲーム機等の情報家電向けの組み込み分野において低消費電力で高性能を得るために利用され始めている．一方，これらのマルチコアを有効利用可能なOSCAR自動並列化コンパイラが開発されている．このOSCARコンパイラによる最適化を複数種類のマルチコアに適用するために，OSCARコンパイラと各マルチコア用ネイティブコンパイラを接続できる並列化APIをNEDO “リアルタイム情報家電用マルチコア技術”プロジェクトで新規に開発した．本論文では各社情報家電用マルチコア向けに新規開発したAPIを用いて，並列化コンパイラが情報家電用マルチコア向けに生成したコードを，VLIWコアを4基集積の富士通FR1000マルチコア，およびルネサステクノロジ，日立製作所，早稲田大学で共同開発したSH-4Aコアを4基集積のRP1マルチコア上で並列性能評価を行った．情報家電機器上での高速化が重要となるコーデック，グラフィックス等のマルチメディア処理を対象として，FR1000マルチコアでは4プロセッサ時に1プロセッサ時に比べ平均で3.28倍，RP1マルチコアでは4プロセッサ時に1プロセッサ時に比べ平均で3.31倍という並列処理性能が得られた．さらにFR1000マルチコアでは新規開発したAPIを用いることでOpenMP API準拠の並列処理APIのみを用いたコードと比較して最大1.74倍の速度向上が得られた．Multicore processors are adopted for embedded systems like portable electronics, car navigation systems, digital TVs and games to obtain high performance and low power. Furthermore, OSCAR automatic parallelizing compiler has been developed to utilize these multicores. We newly develop consumer electronics multicore API, with support by NEDO “Multicore-processor Technology for Real-Time Consumer Electronics project”, to connect OSCAR compiler with native compilers for various kinds of multicores to apply optimization by OSCAR compiler. This paper evaluates parallel processing performances of multimedia applications using this API by OSCAR compiler on FR1000 4 VLIW cores multicore processor developed by Fujitsu Ltd, and RP1 4 SH-4A cores multicore processor jointly-developed by Renesas Technology Corp., Hitachi Ltd. and Waseda University. As the results, the developed API gives us 3.28 times speedup in average using 4 cores against using 1 core on FR1000 multicore, and 3.31 times speedup in average using 4 cores against using 1 core on RP1 multicore. Furthermore, the developed API gives us maximum of 1.74 times speedup against using only parallelization API which is compliant with OpenMP API on FR1000 multicore.

    CiNii

  • Panel Discussions: Japanese Challenges for Multicore -Low Power High Performance Multicores,Compiler and API-

    Hironori Kasahara

    Intel Higher Education Program 2008 Asia Academic Forum    2008年10月  [査読有り]

  • 低炭素社会実現のためのマルチコア・テクノロジーと利用技術への挑戦

    笠原 博徳

    IBM HPCフォーラム 2008    2008年09月  [査読有り]

  • Multicore Technologies for Realization of Low-carbon Society and Challenge for Utilization Technologies

    Hironori Kasahara

    IBM HPC Forum 2008    2008年09月  [査読有り]

  • An Eight Core - Eight-RAM SoC Delivers 8.6GMIPS and 33.6GFLOPS at 600MHz (1/2)

    Hironori Kasahara

    Microprocessor Forum Japan 2008    2008年07月  [査読有り]

  • 8.6GMIPS/33.6GFLOPSを実現する8コア/8RAM内蔵SoC (1/2)

    笠原 博徳

    マイクロプロセッサ・フォーラム・ジャパン2008    2008年07月  [査読有り]

  • Low Power High Performance Multicores Technology

    Hironori Kasahara

    JAPAN ASSOCIATION for HEAT PIPE Seminar    2008年07月  [査読有り]

  • 低消費電力・高性能マルチコア技術

    笠原 博徳

    日本ヒートパイプ協会 第27回総会・講演会    2008年07月  [査読有り]

  • Parallelizing Compiler Cooperative Heterogeneous Multicore

    Yasutaka Wada, Akihiro Hayashi, Takeshi Masuura, Jun Shirako, Hirofumi Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Proc. of Workshop on Software and Hardware Challenges of Manycore Platforms (SHCMP 2008)    2008年06月  [査読有り]

  • Parallelization of MP3 Encoder using Static Scheduling on a Heterogeneous Multicore

    Yasutaka Wada, Akihiro Hayashi, Takeshi Masuura, Jun Shirako, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Trans. of IPSJ on Computing Systems   1 ( 1 ) 105 - 119  2008年06月  [査読有り]

    　概要を見る

    情報家電の市場拡大にともない，低消費電力でありながら高い性能を実現するプロセッサが求められるようになっている．この要求に対応するため，汎用プロセッサに加え，動的再構成可能プロセッサ（DRP）や信号処理用プロセッサ（DSP）等のアクセラレータを1チップ上に複数集積したヘテロジニアスマルチコアアーキテクチャが注目を集めている．このようなヘテロジニアスマルチコアにおいては，処理の特性やコア間のデータ転送を考慮して適切に各コアに処理を割り当てることが必要となる．本論文では，このようなヘテロジニアスマルチコア用の粗粒度タスクスタティックスケジューリング手法を提案する．本論文で提案するスタティックスケジューリング手法では，ループやサブルーチン，基本ブロック間の並列性を利用する粗粒度タスク並列処理において，各タスクがどのコアで実行可能か等の特性，各コア間でのデータ転送オーバヘッドを考慮して処理時間を最小とするように汎用コアあるいはアクセラレータに割り当て，さらにコア間でのデータ転送をDMAを用いてタスク処理とオーバラップして行う．これによりプログラムの階層的な並列性とチップ上のアクセラレータを有効に利用し，処理の高速化を図ることができる．本手法を用い，世界初のヘテロジニアス並列化コンパイラを開発しMP3エンコーダに適用し評価した結果，SH4A 1コアのみを用いた場合に対して，SH4A 4コアで3.99倍，SH4A 2コアとDRP 2コアで14.55倍，SH4A 4コアとDRP 4コアを用いたときに25.20倍の性能向上を得られることが確認できた．Heterogeneous multicore architectures integrating various kind of accelerators like dynamically reconfigurable processors (DRPs) or digital signal processors (DSPs) in addition to general purpose processor cores have attracted much attention to realize high performance with low power consumption. These heterogeneous multicores require scheduling schemes considering characteristics of tasks on each core and data transfers on chips. This paper proposes a static scheduling scheme for coarse grain task parallel processing on a heterogeneous multicore processor with overlapping data transfer and task execution. In the proposed scheme, the compiler extracts parallelism using coarse grain parallel processing and assigns tasks considering characteristics on each core to minimize the execution time of an application. Performance of the proposed scheme is evaluated on a heterogeneous multicore processor using an MP3 encoder. Heterogeneous configurations give us 14.55 times speedup with two SH4As and two DRPs and 25.20 times speedup with four SH4As and four DRPs against sequential execution with one SH4A core.

    CiNii

  • ヘテロジニアスマルチコア上でのスタティックスケジューリングを用いたMP3エンコーダの並列化

    和田 康孝, 林 明宏, 益浦 健, 白子 準, 中野 啓史, 鹿野 裕明, 木村啓二, 笠原博徳

    情報処理学会論文誌コンピューティングシステム   1 ( 1 ) 105 - 119  2008年06月  [査読有り]

  • OSCAR Low Power High Performance Multicore and Parallelizing Compiler

    Hironori Kasahara

    Nokia, Finland    2008年06月  [査読有り]

  • Compiler and API for Low Power High Performance Multicores

    Hironori Kasahara

    8th International Forum on Application-Specific Multi-Processor SoC (MpSoc '08)    2008年06月  [査読有り]

  • 階層グルーピング対応バリア同期機構の評価

    山田海斗, 間瀬正啓, 白子準, 木村啓二, 伊藤雅之, 服部俊洋, 水野弘之, 内山邦男, 笠原博徳

    第170回 計算機アーキテクチャ研究会   108 ( 28 ) 19 - 24  2008年05月

    　概要を見る

    マルチコアプロセッサに搭載されつつある多数のコアを効率よく利用するため,ループやサブルーチンの内部の並列性を階層的に解析しタスクの定義を行い,プログラム全域の並列性を利用する階層的粗粒度タスク並列処理が提案されOSCARコンパイラに実装されている.階層的粗粒度タスク並列処理では,複数のプロセッサをソフトウェアにより階層的にグルーピングし,これらのグルーピングされたプロセッサ群に対して階層的に定義された粗粒度タスクを割り当てる.この階層的粗粒度タスク並列処理を効率よくサポートする,軽量かつスケーラブルな階層グルーピング対応バリア同期機構を開発し,NEDOリアルタイム情報家電用マルチコアプロジェクトにより開発したSH4Aプロセッサ8コア搭載の情報家電用マルチコアRP2に実装した.本稿では,この階層グルーピング対応バリア同期機構を提案すると共にRP2上で評価を行った結果について述べる.8コアを使用したAACエンコーダによる評価の結果,ソフトウェアのみによるバリア同期に対し16%の性能向上を得ることができた.

    CiNii

  • ポインタ解析を用いた制約付きCプログラムの自動並列化

    間瀬正啓, 馬場大介, 長山晴美, 村田雄太, 木村啓二, 笠原博徳

    第170回 計算機アーキテクチャ研究会   108 ( 28 ) 69 - 74  2008年05月

    　概要を見る

    本稿では,自動並列化コンパイラにより並列性抽出が可能なC言語におけるポインタ利用方法の制約について述べる.実際にこの制約を満たすようにプログラムを作成し,flow-sensitive, context-sensitiveなポインタ解析を用いた自動並列化を適用したところ,8コアSMPサーバにおいて,逐次実行と比較してSPEC2000 artで3.80倍,SPEC2006 lbmで6.17倍,MediaBench mpeg2encで5.14倍の速度向上が得られた.

    CiNii

  • OSCAR Multigrain Parallelizing Compiler for High Performance Low Power Multicores

    Hironori Kasahara

    The 14th Workshop on Compiler Techniques for High-Performance Computing(CTHPC2008)    2008年05月  [査読有り]

  • OSCAR Multigrain Parallelizing Compiler for High Performance Low Power Multicores

    Hironori Kasahara

    Industrial Technology Research Institute, Hosted by Dr. Cheng    2008年05月  [査読有り]

  • Embedded Multi-cores Advanced Parallelizing Compiler Technologies

    Hironori Kasahara

    11th Embedded Systems Expo    2008年05月  [査読有り]

  • 組込みマルチコア最先端並列化コンパイラ技術

    笠原 博徳

    第11回組込みシステム開発技術展（ESEC) 専門セミナー    2008年05月  [査読有り]

  • An Evaluation of Barrier Synchronization Mechanism Considering Hierarchical Processor Grouping

    Kaito Yamada, Masayoshi Mase, Jun Shirako, Keiji Kimura, Masayuki Ito, Toshihiro Hattori, Hiroyuki Mizuno, Kunio Uchiyama, Hironori Kasahara

    Technical Report of IPSJ, 2008    2008年05月  [査読有り]

  • 階層グルーピング対応バリア同期機構の評価

    山田 海斗, 間瀬 正啓, 白子 準, 木村 啓二, 伊藤 雅之, 服部 俊洋, 水野 弘之, 内山 邦男, 笠原 博徳

    第170回 計算機アーキテクチャ研究会    2008年05月  [査読有り]

  • Automatic Parallelization of Restricted C Programs using Pointer Analysis

    Masayoshi Mase, Daisuke Baba, Harumi Nagayama, Yuta Murata, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2008    2008年05月  [査読有り]

  • ポインタ解析を用いた制約付きCプログラムの自動並列化

    間瀬正啓, 馬場大介, 長山晴美, 村田雄太, 木村啓二, 笠原博徳

    第170回 計算機アーキテクチャ研究会    2008年05月  [査読有り]

  • Parallelization of Multimedia Applications by Compiler on Multicores for Consumer Electronics

    Takamichi Miyamoto, Saori Asaka, Hiroki Mikami, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    Symposium on Advanced Computing Systems and Infrastructures (SACSIS 2008)    2008年05月  [査読有り]

  • 情報家電用マルチコア上におけるマルチメディア処理のコンパイラによる並列化

    宮本孝道, 浅香沙織, 見神広紀, 間瀬正啓, 木村啓二, 笠原博徳

    SACSIS2008 - 先進的計算基盤システムシンポジウム    2008年05月  [査読有り]

  • Heterogeneous multi-core architecture that enables 54x AAC-LC stereo encoding

    Hiroaki Shikano, Masaki Ito, Masafumi Onouchi, Takashi Todaka, Takanobu Tsunoda, Tomoyuki Kodama, Kunio Uchiyama, Toshihiko Odaka, Tatsuya Kamei, Ei Nagahama, Manabu Kusaoke, Yusuke Nitta, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    IEEE JOURNAL OF SOLID-STATE CIRCUITS   43 ( 4 ) 902 - 910  2008年04月  [査読有り]

    　概要を見る

    This paper describes a heterogeneous multi-core processor (HMCP) architecture that integrates general-purpose processors (CPUs) and accelerators (ACCs) to achieve exceptional performance as well as low-power consumption for the SoCs of embedded systems. The memory architectures of CPUs and ACCs were unified to improve programming and compiling efficiency. Advanced audio codec-low complexity (AAC-LC) stereo audio encoding was parallelized on a heterogeneous multi-core having homogeneous processor cores and dynamically reconfigurable processor (DRP) ACC cores in a preliminary evaluation of the HMCP architecture. The performance evaluation revealed that 54x AAC encoding was achieved on the chip with two CPUs at 600 MHz and two DRPs at 300 MHz, which achieved encoding of an entire CD within 1-2 min.

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    16
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    (Scopus)

  • An 8 CPU SoC with Independent Power-off Control of CPUs and Multicore Software Debug Function

    Yutaka Yoshida, Masayuki Ito, Kiyoshi Hayase, Tomoichi Hayashi, Osamu Nishii, Toshihiro Hattori, Jun Sakiyama, Masashi Takada, Kunio Uchiyama, Jun Shirako, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    Proc. of IEEE Cool Chips XI: Symposium on Low-Power and High-Speed Chips 2008    2008年04月  [査読有り]

  • Panel Discussions: Multi-Core and Many-Core: the 5 to 10 Year View

    Hironori Kasahara

    IEEE Symposium on Low-Power and High-Speed Chips COOLChips XI    2008年04月  [査読有り]

  • Multicore Compiler for Low Power High Performance Embedded Computing

    Hironori Kasahara

    IEEE Symposium on Low-Power and High-Speed Chips COOLChips XI, Yokohama, Japan    2008年04月  [査読有り]

  • Power-aware compiler controllable chip multiprocessor

    Hiroaki Shikano, Jun Shirako, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    IEICE TRANSACTIONS ON ELECTRONICS   E91C ( 4 ) 432 - 439  2008年04月  [査読有り]

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    A power-aware compiler controllable chip multiprocessor (CMP) is presented and its performance and power consumption are evaluated with the optimally scheduled advanced multiprocessor (OSCAR) parallelizing compiler. The CMP is equipped with power control registers that change clock frequency and power supply voltage to functional units including processor cores, memories, and an interconnection network. The OSCAR compiler carries out coarse-grain task parallelization of programs and reduces power consumption using architectural power control support and the compiler's power saving scheme. The performance evaluation shows that MPEG-2 encoding on the proposed CMP with four CPUs results in 82.6% power reduction in real-time execution mode with a deadline constraint on its sequential execution time. Furthermore, MP3 encoding on a heterogeneous CMP with four CPUs and four accelerators results in 53.9% power reduction at 21.1-fold speed-up in performance against its sequential execution in the fastest execution mode.

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    1
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  • 情報家電用マルチコア・プロセッサ

    笠原博徳

    電気学会誌   128 ( 3 ) 172 - 175  2008年03月  [査読有り]

  • Multicore Processors for Consumer Electronics

    Hironori Kasahara

    The Journal of IEE of Japan   128 ( 3 ) 172 - 175  2008年03月  [査読有り]

  • A Multigrain Parallelizing Compiler with Power Control for Multicore Processors

    Hironori Kasahara

    Intel Headquarter, Hosted by Dr. Peng Tu    2008年02月  [査読有り]

  • A Multigrain Parallelizing Compiler with Power Control for Multicore Processors

    Hironori Kasahara

    Google Headquarter, Hosted by Dr. Shih-wei Liao    2008年02月  [査読有り]

  • Performance evaluation of compiler controlled power saving scheme

    Jun Shirako, Munehiro Yoshida, Naoto Oshiyama, Yasutaka Wada, Hirofurni Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    HIGH-PERFORMANCE COMPUTING   4759   480 - 493  2008年  [査読有り]

    　概要を見る

    Multicore processors, or chip multiprocessors, which allow us to realize low power consumption, high effective performance, good cost performance and short hardware/software development period, are attracting much attention. In order to achieve full potential of multicore processors, cooperation with a parallelizing compiler is very important. The latest compiler extracts multilevel parallelism, such as coarse grain task parallelism, loop parallelism and near fine grain parallelism, to keep parallel execution efficiency high. It also controls voltage and clock frequency of processors carefully to reduce energy consumption during execution of an application program. This paper evaluates performance of compiler controlled power saving scheme which has been implemented in OSCAR multigrain parallelizing compiler. The developed power saving scheme realizes voltage/frequency control and power shutdown of each processor core during coarse grain task parallel processing. In performance evaluation, when static power is assumed as one-tenth of dynamic power, OSCAR compiler with the power saving scheme achieved 61.2 percent energy reduction for SPEC CFP95 applu without performance degradation on 4 processors and 87.4 percent energy reduction for mpeg2encode, 88.1 percent energy reduction for SPEC CFP95 tomcatv and 84.6 percent energy reduction for applu with real-time deadline constraint on 4 processors.

  • Language extensions in support of compiler parallelization

    Jun Shirako, Hironori Kasahara, Vivek Sarkar

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   5234   78 - +  2008年  [査読有り]

    　概要を見る

    In this paper, we propose an approach to automatic compiler parallelization based on language extensions that is applicable to a broader range of program structures and application domains than in past work. As a complement to ongoing work on high productivity languages for explicit parallelism, the basic idea in this paper is to make sequential languages more amenable to compiler parallelization by adding enforceable declarations and annotations. Specifically, we propose the addition of annotations and declarations related to multidimensional arrays, points, regions, array views, parameter intents, array and object privatization, pure methods, absence of exceptions, and gather/reduce computations. In many cases, these extensions are also motivated by best practices in software engineering, and can also contribute to performance improvements in sequential code. A detailed case study of the Java Grande Forum benchmark suite illustrates the obstacles to compiler parallelization in current object-oriented languages, and shows that the extensions proposed in this paper can be effective in enabling compiler parallelization. The results in this paper motivate future work on building an automatically parallelizing compiler for the language extensions proposed in this paper.

  • Advanced Parallelizing Compiler Technology for High Performance Low Power Multicores

    Hironori Kasahara

    VDEC Refresh Seminar    2008年01月  [査読有り]

  • 高性能低消費電力マルチコアのための最先端並列化コンパイラ技術

    笠原 博徳

    VDECリフレッシュ・セミナー    2008年01月  [査読有り]

  • Software-cooperative power-efficient heterogeneous multi-core for media processing

    Hiroaki Shikano, Masaki Ito, Kunio Uchiyama, Toshihiko Odaka, Akihiro Hayashi, Takeshi Masuura, Masayoshi Mase, Jun Shirako, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    2008 ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE, VOLS 1 AND 2     712 - +  2008年  [査読有り]

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    A heterogeneous multi-core processor (HMCP) architecture, which integrates general purpose processors (CPU) and accelerators (ACC) to achieve high-performance as well as low-power consumption with the support of a parallelizing compiler, was developed. The evaluation was performed using an MP3 audio encoder on a simulator that accurately models the HMCP, It showed that 16-frame encoding on the HMCP with four CPUs and four ACCs yielded 24.5-fold speed-up of performance against sequential execution on one CPU. Furthermore, power saving by the compiler reduced energy consumption of the encoding to 0.17 J, namely, by 28.4%.

  • Performance evaluation of compiler controlled power saving scheme

    Jun Shirako, Munehiro Yoshida, Naoto Oshiyama, Yasutaka Wada, Hirofurni Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    HIGH-PERFORMANCE COMPUTING   4759   480 - 493  2008年  [査読有り]

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    Multicore processors, or chip multiprocessors, which allow us to realize low power consumption, high effective performance, good cost performance and short hardware/software development period, are attracting much attention. In order to achieve full potential of multicore processors, cooperation with a parallelizing compiler is very important. The latest compiler extracts multilevel parallelism, such as coarse grain task parallelism, loop parallelism and near fine grain parallelism, to keep parallel execution efficiency high. It also controls voltage and clock frequency of processors carefully to reduce energy consumption during execution of an application program. This paper evaluates performance of compiler controlled power saving scheme which has been implemented in OSCAR multigrain parallelizing compiler. The developed power saving scheme realizes voltage/frequency control and power shutdown of each processor core during coarse grain task parallel processing. In performance evaluation, when static power is assumed as one-tenth of dynamic power, OSCAR compiler with the power saving scheme achieved 61.2 percent energy reduction for SPEC CFP95 applu without performance degradation on 4 processors and 87.4 percent energy reduction for mpeg2encode, 88.1 percent energy reduction for SPEC CFP95 tomcatv and 84.6 percent energy reduction for applu with real-time deadline constraint on 4 processors.

  • An 8640 MIPS SoC with independent power-off control of 8 CPUs and 8 RAMs by an automatic parallelizing compiler

    Masayuki Ito, Toshihiro Hattori, Yutaka Yoshida, Kiyoshi Hayase, Tomoichi Hayashi, Osamu Nishii, Yoshihiko Yasu, Atsushi Hasegawa, Masashi Takada, Masaki Ito, Hiroyuki Mizuno, Kunio Uchiyama, Toshihiko Odaka, Jun Shirako, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    Digest of Technical Papers - IEEE International Solid-State Circuits Conference   51   81 - 598  2008年  [査読有り]

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    A 104.8mm2 90nm CMOS 600MHz SoC integrates 8 processor cores and 8 user RAMs in 17 separate power domains and delivers 33.6GFLOPS. An automatic parallelizing compiler assigns tasks to each CPU and controls its power mode including power supply in accordance with its processing load and status. The compiler also uses barrier registers to achieve fast and accurate CPU synchronization. ©2008 IEEE.

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    36
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  • Language extensions in support of compiler parallelization

    Jun Shirako, Hironori Kasahara, Vivek Sarkar

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   5234   78 - +  2008年  [査読有り]

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    In this paper, we propose an approach to automatic compiler parallelization based on language extensions that is applicable to a broader range of program structures and application domains than in past work. As a complement to ongoing work on high productivity languages for explicit parallelism, the basic idea in this paper is to make sequential languages more amenable to compiler parallelization by adding enforceable declarations and annotations. Specifically, we propose the addition of annotations and declarations related to multidimensional arrays, points, regions, array views, parameter intents, array and object privatization, pure methods, absence of exceptions, and gather/reduce computations. In many cases, these extensions are also motivated by best practices in software engineering, and can also contribute to performance improvements in sequential code. A detailed case study of the Java Grande Forum benchmark suite illustrates the obstacles to compiler parallelization in current object-oriented languages, and shows that the extensions proposed in this paper can be effective in enabling compiler parallelization. The results in this paper motivate future work on building an automatically parallelizing compiler for the language extensions proposed in this paper.

  • Power Reduction Controll for Multicores in OSCAR Multigrain Parallelizing Compiler

    Jun Shirako, Keiji Kimura, Hironori Kasahara

    ISOCC: 2008 INTERNATIONAL SOC DESIGN CONFERENCE, VOLS 1-3     50 - 55  2008年  [査読有り]

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    Multicore processors have become mainstream computer architecture to go beyond the performance and power efficiency limits of single-core processors. To achieve low power consumption and high performance on multicores, parallelizing compilers take on an important role. This paper describes the performance of a compiler-based power reduction scheme cooperating with OSCAR multigrain parallelizing compiler on a newly developed 8-way SH4A low power multicore chip for consumer electronics, which supports DVFS (Dynamic Voltage and Frequency Scaling) and Clock/Power Gating. Using hardware parameters and parallelized program information, OSCAR compiler determines suitable voltage and frequency of each active processor core and appropriate schedule of clock gating and power gating. Performance experiments shows the compiler reduces consumed power by 88.3%, namely from 5.68 W to 0.67 W, for real-time secure AAC Encoding and 73.5%, namely from 5.73 W to 1.52 W, for real-time MPEG2 Decoding on 8 core execution.

  • Parallelization with Automatic Parallelizing Compiler Generating Consumer Electronics Multicore API

    Takamichi Miyamoto, Saori Asaka, Hiroki Mikami, Masayoshi Mase, Yasutaka Wada, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    PROCEEDINGS OF THE 2008 INTERNATIONAL SYMPOSIUM ON PARALLEL AND DISTRIBUTED PROCESSING WITH APPLICATIONS     600 - 607  2008年  [査読有り]

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    Multicore processors have been adopted for consumer electronics like portable electronics, mobile phones, car navigation systems, digital TVs and games to obtain high performance with low power consumption. The OSCAR automatic parallelizing compiler has been developed to utilize these multicores easily. Also, a new Consumer Electronics Multicore Application Program Interface (API) to use the OSCAR compiler with native sequential compilers for various kinds of multicores from different vendors has been developed in NEDO (New Energy and Industrial Technology Development Organization) "Multicore Technology for Realtime Consumer Electronics" project with Japanese 6 IT companies. This paper evaluates the parallel processing performance of multimedia applications using this API by the OSCAR compiler on the FR1000 4 VLIW cores multicore processor developed by Fujitsu Ltd, and the RP1 4 SH-4A cores multicore processor jointly-developed by Renesas Technology Corp., Hitachi Ltd. and Waseda University. As the results, the parallel codes generated by the OSCAR compiler using the API give us 3.27 times speedup on average using 4 cores against 1 core on the FR1000 multicore, and 3.31 times speedup on average using 4 cores against 1 core on the RP1 multicore.

    DOI

    Scopus

    6
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    (Scopus)

  • マルチコアプロセッサ上でのマルチメディア処理の並列化

    宮本孝道, 田村圭, 田野裕秋, 見神広紀, 浅香沙織, 間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-175-15(デザインガイア2007)   2007 ( 115 ) 77 - 82  2007年11月

    　概要を見る

    半導体集積度向上に伴う消費電力の増大，プロセッサ動作クロック周波数向上の鈍化，ハードウェア・ソフトウェア開発期間の増大といった問題に対処すべ<，一つのチップ上に複数のプロセッサコアを集積するマルチコアプロセッサが注目を集めている．また，携帯電話，デジタル TV，ゲーム等の情報家電機器ではコーデック，グラフィックス等のマルチメディア処理の高速化が非常に重要となっている．本稿ではこのようなマルチメディアアプリケーションのマルチコアプロセッサ上での並列化について述べる．特に動画像処理における MPEG2 エシコード，MPEG2 デコード，音声処理における MP3 エンコード，静止画処理における JPEG2000 エンコードを例として OSCAR マルチグレイン自動並列化コンパイラを用いた富土通株式会社製 FR1000 と早稲田大学，ルネサステクノロジ，株式会社日立製作所共同開発 RP1 マルチコアでの並列処理結果について述べる．Multicore processors have attracted much attention to handle the increase of power consumption, the slowdown of improvement of processor clock speed, and the increase of hardware/software developing period. Also, speeding up multimedia applications is required with the progress of the consumer electronics devices like mobile phones, digital TV and games. This paper describes parallelization methods of multimedia applications on the multicore processors. Especially in this paper, MPEG2 encoding and MPEG2 decoding are selected as examples of video sequence processing, MP3 encoding is selected as an example of audio processing, JPEG 2000 encoding is selected as an example of picture processing. OSCAR multigrain parallelizing compiler parallelizes these media applications using newly developed multicore API. This paper evaluates parallel processing performances of these multimedia applications on the FR1000 multicore processor developed by Fujitsu Ltd, and the RPl multicore processor jointly-developed by Waseda University, Renesas Technology Corp. and Hitachi Ltd.

    CiNii

  • マルチコアプロセッサ上でのマルチメディア処理の並列化

    宮本孝道, 田村圭, 田野裕秋, 見神広紀, 浅香沙織, 間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-175-15(デザインガイア2007)    2007年11月  [査読有り]

  • Parallelization for Multimedia Processing on Multicore Processors

    Takamichi Miyamoto, Kei Tamura, Hiroaki Tano, Hiroki Mikami, Saori Asaka, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2007-ARC-175-05 (DesignGaia2007)    2007年11月  [査読有り]

  • Multigrain Parallelization of Restricted C Programs on SMP Servers and Low Power Multicores

    M. Mase, D. Baba, H. Nagayama, H. Tano, T. Masuura, T. Miyamoto, J. Shirako, H. Nakano, K. Kimura, H. Kasahara

    The 20th International Workshop on Languages and Compilers for Parallel Computing (LCPC2007)    2007年10月  [査読有り]

  • Low Power High Performance Multicores and Compiler Technology

    Hironori Kasahara

    The 5th Technology Link in W.T.L.O - For International Research Center in Collaboration of Industry and Academia    2007年10月  [査読有り]

  • 低消費電力・高性能マルチコアとコンパイラ技術

    笠原 博徳

    第５回Technology Link in W.T.L.O 〜 産学連携における国際化拠点の構築に向けて 〜    2007年10月  [査読有り]

  • 情報家電用マルチコアSMP実行モードにおける制約付きCプログラムのマルチグレイン並列化

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 宮本孝道, 白子準, 中野啓史, 木村啓二, 笠原博徳

    情報家電用マルチコアSMP実行モードにおける制約付きCプログラムのマルチグレイン並列化    2007年10月  [査読有り]

  • A Multi-core Parallelizing Compiler for Low-Power High-Performance Computing

    Hironori Kasahara

    Colloquium Electrical and Computer Engineering, Computer and Information Technology Institute, Computer Science, and Dean of Engineering, Duncan Hall, Rice University, Hosted by Prof. Vivek Sarkar    2007年10月  [査読有り]

  • How is specifically multicore programming different from traditional parallel computing?", Panel Discussion on "How is specifically multicore programming different from traditional parallel computing?

    Hironori Kasahara

    The 20th International Workshop on Languages and Compilers for Parallel Computing (LCPC2007), University of Illinois at Urbana-Champaign    2007年10月  [査読有り]

  • 情報家電用マルチコアSMP実行モードにおける制約付きCプログラムのマルチグレイン並列化

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 宮本孝道, 白子準, 中野啓史, 木村啓二, 笠原博徳

    組込みシステムシンポジウム2007    2007年10月  [査読有り]

  • Multigrain Parallelization of Restricted C Programs in SMP Execution Mode of a Multicore for Consumer Electronics

    Masayoshi Mase, Daisuke Baba, Harumi Nagayama, Hiroaki Tano, Takeshi Masuura, Takamichi Miyamoto, Jun Shirako, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Embedded Systems Symposium 2007 （ESS 2007)    2007年10月  [査読有り]

  • Multicore Innovation

    Hironori Kasahara

    Waseda Univ. 125 th &amp; Faculty of Science and Engineering 100th Anniversary Symposium "Innovative Information, Electronics, and Optical technology"    2007年09月  [査読有り]

  • マルチコア・イノベーション

    笠原 博徳

    早稲田大学125周年・理工学部100周年記念シンポジウム “イノベーティブ情報・電子・光技術”    2007年09月  [査読有り]

  • ヘテロジニアスマルチコア上でのコンパイラによる低消費電力制御

    林明宏, 伊能健人, 中川亮, 松本繁, 山田海斗, 押山直人, 白子準, 和田康孝, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-174-18(SWoPP2007)   2007 ( 79 ) 103 - 108  2007年08月

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    現在，情報家電分野からPC，サーバ，スーパーコンピュータに至るまで処理性能の向上と低消費電力化のためにマルチコアプロセッサの導入が図られている．特に情報家電では電力あたりの性能を高めるために1チップ上に複数の汎用コアとアクセラレータコアを集積するヘテロジニアスマルチコアが注目を集めている．この高処理性能/低消費電力，さらにはソフトウェア生産性向上の要求を満たすためには，実行するプログラムの適切な並列化，チップ上のリソースのきめ細かな電圧や動作周波数制御を実現する並列化コンパイラの開発が必要不可欠である．本稿では各コアがローカルメモリ，データ転送機構および電力制御機構を持つヘテロジニアスマルチコアアーキテクチャにおいて，コンパイラによる周波数及び電源制御を適用した際の性能評価結果について述べる．MP3エンコーダを用いて，CPUコアとしてSH4Aを4基，アクセラレータコアとして FE-GAを4基からなるヘテロジニアスマルチコアを想定し周波数および電源制御を行った場合，1SHコア に対し，24.32倍の速度向上が得られ，消費電力制御を行わない場合に比べて処理性能をほぼ維持したままで28.43％ の消費エネルギーを削減できることが確認できた．Multicore processors are getting introduced for performance improvement and reduction of power dissipation in various IT fields, such as consumer electronics, PCs, servers and super computers. Especially, heterogeneous multicores have attracted much attention in consumer electronics to achieve higher performance per watt. In order to satisfy the demand for the high performance, low power dissipation and high software productivity, Parallelizing compilers for both parallelization and Frequency and Voltage control are required. This paper describes the evaluation results of compiler control power saving for a heterogeneous multicore processor which integrates upto 4 general purpose embedded processor Renesas SH4As and 4 accelera tor core like dynamically reconfigureable processors Hitachi FE-GAs. Performance evaluation shows the heterogeneous multicore gave us 24.32 times speed up against sequential processing and 28.43% energy savings for MP3 encoding program without performance degradation.

    CiNii

  • ヘテロジニアスマルチコア上での階層的粗粒度タスクスタティックスケジューリング手法

    和田康孝, 林明宏, 伊能健人, 白子準, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-174-17(SWoPP2007)   2007 ( 79 ) 97 - 102  2007年08月

    　概要を見る

    本稿では，ヘテロジニアスマルチコア上での階層的粗粒度タスクスタティックスケジューリング手法について述べる．ヘテロジニアスマルチコアは．１チップ上に汎用プロセッサに加え，動的再構成可能プロセッサ (DRP) や信号処理用プロセッサ (DSP） などのアクセラレータを複数集積したプロセッサで，低消費電力で高い処理性能を得ることができるアーキテクチャとして情報家電等の分野で注目を集めている．本稿で提案するスタティックスケジューリング手法は，ループやサブルーチン，基本ブロック間の並列性を利用する粗粒度タスク並列処理において，各タスクの特性，チップ上の各コアの種類を考慮して処理時間を最小とするようにタスクを汎用コア及びアクセラレータに割り当て，コア間でのデータ転送は DMR を用いてタスク処理とオーバーラップして行うことにより，プログラムの階層的な並列性とチップ上のアクセラレータを最大限利用する手法である．本手法をMP3エンコーダに適用し評価した結果，SH4A1コアのみを用いた場合に対して，SH4A4コア で3.97倍，SH4A2コアとDRP2コアで12.64 倍，SH4A4コアとDRP4コアを用いたときに24.48倍の速度向上を得られることが確認できた．This paper proposes a static scheduling scheme for hierarchical coarse grain task parallel pro cessing on a heterogeneous multicore processor. A heterogeneous multicore processor integrates not only general purpose processors but also accelerators like dynamically reconfigurable proces sors (DRPs) or digital signal processors (DSPs). Effective usage of these accelerators allows us to get high performance and low power consumption at the same time. In the proposed scheme, the compiler extracts parallelism using coarse grain parallel processing and assigns tasks considering characteristics of each core to minimize the execution time of an application. Performance of the proposed scheme is evaluated on a heterogeneous multicore processor using MP3 encoder. Hetero geneous configurations give us 12.64 times speedup with two SH4As and two DRPs and 24.48 times speedup with four SH4As and four DRPs against sequential execution with one SH4A core.

    CiNii

  • 54倍速AACエンコードを実現するヘテロジニアスマルチコアアーキテクチャの検討

    鹿野裕明, 伊藤雅樹, 戸高貴司, 津野田賢伸, 兒玉征之, 小野内雅文, 内山邦男, 小高俊彦, 亀井達也, 永濱 衛, 草桶 学, 新田祐介, 和田康孝, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2007-71   107 ( 195 ) 11 - 16  2007年08月

    　概要を見る

    汎用プロセッサ(CPU)コアとアクセラレータ(ACC)コアを複数個集積したヘテロジニアスマルチコアプロセッサ(HMCP)アーキテクチャを検討した.HMCPは,特定の演算を効率よく実行可能なACCコアの効果的な利用と複数のプロセッサコアの並列利用により,動作周波数を向上させなくとも高い演算性能を得ることが可能であり,組み込み向けSoCに求められる高性能,小面積,省電力を同時に実現する.今回HMCPアーキテクチャの有効性評価に当たり,AAC-LCエンコーディングのHMCPにおける処理方式を検討し,ホモジニアスマルチコアプロセッサにアクセラレータとして動的再構成可能プロセッサ(DRP)を付加した試作チップ上での評価を行った.その結果,600MHzで動作するCPU2個と300MHzで動作するDRP2個を集積したHMCPにおいて,CD一枚が1-2分程度でエンコード可能となる54倍速AACエンコーディングの性能が得られることを確認した。

    CiNii

  • ヘテロジニアスマルチコア上でのコンパイラによる低消費電力制御

    林明宏, 伊能健人, 中川亮, 松本繁, 山田海斗, 押山直人, 白子準, 和田康孝, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-174-18(SWoPP2007)    2007年08月  [査読有り]

  • ヘテロジニアスマルチコア上での階層的粗粒度タスクスタティックスケジューリング手法

    和田康孝, 林明宏, 伊能健人, 白子準, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-174-17(SWoPP2007)    2007年08月  [査読有り]

  • 54倍速AACエンコードを実現するヘテロジニアスマルチコアアーキテクチャの検討

    鹿野裕明, 伊藤雅樹, 戸高貴司, 津野田賢伸, 兒玉征之, 小野内雅文, 内山邦男, 小高俊彦, 亀井達也, 永濱 衛, 草桶 学, 新田祐介, 和田康孝, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2007-71   107 ( 195 ) 11 - 16  2007年08月  [査読有り]

  • A Hierarchical Coarse Grain Task Static Scheduling Scheme on a Heterogeneous Multicore

    Yasutaka Wada, Akihiro Hayashi, Taketo Iyoku, Jun Shirako, Hirofumi Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2007-ARC-174-17(SWoPP2007)    2007年08月  [査読有り]

  • Evaluation of Heterogeneous Multicore Architecture with AAC-LC Stereo Encoding

    Hiroaki Shikano, Masaki Ito, Takashi Todaka, Takanobu Tsunoda, Tomoyuki Kodama, Masafumi Onouchi, Kunio Uchiyama, Toshihiko Odaka, Tatsuya Kamei, Ei Nagahama, Manabu Kusaoke, Yusuke Nitta, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, TECHNICAL REPORT OF IEICE. (ICD2007-71)   107 ( 195 ) 11 - 16  2007年08月  [査読有り]

  • 最先端の組み込みマルチコア用コンパイラ技術

    笠原 博徳

    DAシンポジウム2007 − システムLSI設計技術とDA −    2007年08月  [査読有り]

  • Advanced Parallelizing Compiler Technologies for Embedded Multi-cores

    Hironori Kasahara

    DA Symposiumu 2007    2007年08月  [査読有り]

  • 情報家電用マルチコアSMP実行モードにおけるマルチグレイン並列処理

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 宮本孝道, 白子準, 中野啓史, 木村啓二, 亀井達也, 服部俊洋, 長谷川淳, 佐藤真琴, 伊藤雅樹, 内山 邦男, 小高俊彦, 笠原博徳

    情報処理学会研究会報告2007-ARC-173-05（第165回 計算機アーキテクチャ研究会）    2007年05月

  • MP3エンコーダを用いたOSCARヘテロジニアスチップマルチプロセッサの性能評価

    鹿野裕明, 鈴木裕貴, 和田康孝, 白子準, 木村啓二, 笠原博徳

    情報処理学会論文誌   48 ( SIG8(ACS18) ) 141 - 152  2007年05月  [査読有り]

  • 独立に周波数制御可能な 4320MIPS、SMP/AMP対応 4プロセッサLSIの開発

    早瀬 清, 吉田 裕, 亀井達也, 芝原真一, 西井 修, 服部俊洋, 長谷川 淳, 高田雅士, 入江直彦, 内山邦男, 小高俊彦, 高田 究, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-173-06（第165回 計算機アーキテクチャ研究会）    2007年05月  [査読有り]

  • 情報家電用マルチコアSMP実行モードにおけるマルチグレイン並列処理

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 深津幸 二, 宮本孝道, 白子準, 中野啓史, 木村啓二, 亀井達也, 服部俊洋, 長谷川淳, 佐藤真琴, 伊藤雅樹, 内山 邦男, 小高俊彦, 笠原博徳

    情報処理学会研究会報告2007-ARC-173-05（第165回 計算機アーキテクチャ研究会）    2007年05月  [査読有り]

  • Performance Evaluation of MP3 Audio Encoder on OSCAR Heterogeneous Chip Multicore Processor

    Hiroaki Shikano, Yuki Suzuki, Yasutaka Wada, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Trans. of IPSJ   48 ( SIG8(ACS18) ) 141 - 152  2007年05月  [査読有り]

    　概要を見る

    汎用プロセッサや専用プロセッサ，アクセラレータ等，様々な種類のプロセッサエレメント（PE）を複数個同一チップ上に集積し，処理を並列で行うことで，動作周波数を過度に引き上げることなく，消費電力を抑えつつ高い演算性能を得ることが可能なソフトウェア協調ヘテロジニアスチップマルチプロセッサ（HCMP）の有効性を評価した．本プロセッサは各PEにローカルメモリ，データ転送機構および電力制御機構を持ち，コンパイラと協調することで性能向上と低電力の両立を狙う．今回，MP3エンコーダプログラムを利用し，その並列処理方式と電力制御方式を検討し，HCMP上での評価を実施した．その結果，汎用プロセッサコア2個，動的再構成プロセッサコア4個を搭載したHCMPは，汎用プロセッサ1個のシングルコアプロセッサと比較して18.4倍の性能向上となることが分かった．また，同様の構成に対し電力制御を実施することにより，汎用プロセッサ1個のシングルコアプロセッサに対し，電力消費エネルギーを最大80.0\%削減できることが確認できた．This paper evaluates a heterogeneous chip multi-processor (HCMP) and its scheduling scheme. The HCMP possesses different types of processing elements (PEs) such as CPUs as general-purpose processors, as well as digital signal processors or dynamic reconfigurable processors (DRPs) as specific-purpose processors. The HCMP realizes higher performance and lower power consumption than conventional single-core processors or even homogeneous multi-core processors in some specific applications such as media processing with low operating frequency supplied. In this paper, the performance of the HCMP is analyzed by studying parallelizing scheme and power control scheme of an MP3 audio encoding program and by scheduling the program onto the HCMP using these two schemes. As a result, it is observed an HCMP, consisting of two CPUs and four DRPs, outperforms a single-core processor with one CPU by a speed-up factor of 18.4. It is also obtained that the estimated energy on the HCMP with a power control results in as much as 80.0% reduction.

    CiNii

  • Mutligrain Parallel Processing in SMP Execution Mode on a Multicore for Consumer Electronics

    Masayoshi Mase, Daisuke Baba, Harumi Nagayama, Hiroaki Tano, Takeshi Masuura, Takamichi Miyamoto, Jun Shirako, Hirofumi Nakano, Keiji Kimura, Tatsuya Kamei, Toshihiro Hattori, Atsushi Hasegawa, Makoto Sato, Masaki Ito, Toshihiko Odaka, Hironori Kasahara

    Technical Report of IPSJ, 2007-ARC-173-05    2007年05月  [査読有り]

  • マルチグレイン並列化コンパイラにおけるローカルメモリ管理手法

    三浦 剛, 田川友博, 村松裕介, 池見明紀, 中川正洋, 中野啓史, 白子 準, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-172/HPC-109-11 (HOKKE2007)   2007 ( 17 ) 61 - 66  2007年03月

    　概要を見る

    半導体集積度向上に伴うスケーラブルな性能向上，低消費電力，価格性能を達成するためにマルチコアプロセッサが大きな注目を集めている．消費電力を抑えつつマルチコアプロセッサの実効性能を向上させ，アプリケーションソフトウェアの開発期間を短縮するためには自動並列化コンパイラが重要な役目を果たす．この実効性能の向上のためには，マルチコアプロセッサにおいても，プロセッサとメモリ動作速度のギャップに起因するメモリウォール問題への対処が必要となる．具体的には，プロセッサに近接したキャッシュやローカルメモリ等の高速メモリの有効利用が実効性能向上のために必須である．本稿では，OSCARマルチグレイン自動並列化コンパイラを用いた粗粒度タスク並列処理において，プログラム全域のデータローカリティを有効利用した，マルチコア上のローカルメモリ管理手法について提案する．SPEC 95fpのtomcatvを用いたOSCARマルチコアシミュレータ上の性能評価において，本手法未適用時の共有メモリを用いた逐次処理に対して，本手法適用によるローカルメモリ利用最適化により，8プロセッサで19.6倍の性能向上が得られた．Multicore systems have been attracting much attention for performance, low power consumption and short hardware/software development period. To take the full advantage of multiprocessor systems, parallelizing compilers serve important roles. On multicore processor, a memory wall caused by the speed gap between processor core and memory is also serious problem. Therefore, it is important for performance improvement to use fast memolies like cache and local memory nearby a processor effectively. This paper proposes a local memory management scheme for coarse grain task parallel processing. In the evaluation using SPEC 95fp tomcatv, the proposed scheme using 8 processors achieved 19.6 times speedup against the sequantial execution without the proposed scheme on the OSCAR multicore processor by the effective use of local memories.

    CiNii

  • マルチグレイン並列化コンパイラにおけるローカルメモリ管理手法

    三浦 剛, 田川友博, 村松裕介, 池見明紀, 中川正洋, 中野啓史, 白子 準, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-109/HPC-109-11 (HOKKE2007)    2007年03月  [査読有り]

  • A Local Memory Management Scheme in Multigrain Parallelizing Compiler

    Tsuyoshi Miura, Tomohiro Tagawa, Yusuke Muramatsu, Akinori Ikemi, Masahiro Nakagawa, Hirofumi Nakano, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2007-ARC-172/HPC-109-11    2007年03月  [査読有り]

  • Power-aware compiler controllable chip multiprocessor

    Hiroaki Shikano, Jun Shirako, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    Parallel Architectures and Compilation Techniques - Conference Proceedings, PACT     427  2007年  [査読有り]

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    1
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  • マルチコア上でのマルチメディアアプリケーションの自動並列化

    宮本孝道, 浅香沙織, 鎌倉信仁, 山内宏真, 間瀬正啓, 白子準, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-171-13   2007 ( 4 ) 69 - 74  2007年01月

    　概要を見る

    半導体集積度向上に伴う消費電力の増大、プロセッサ動作クロック周波数向上の鈍化、ハードウェア・ソフトウェア開発期間の増大といった問題に対処すべく、一つのチップ上に複数のプロセッサコアを集積するマルチコアプロセッサが注目を集めている。また、携帯電話、デジタル TV、ゲーム等の情報家電上ではコーデック、グラフィックス等のマルチメディア処理の高速化が非常に重要となっている。本稿ではこのようなマルチメディアアプリケーションのマルチコアプロセッサ上での並列化について述べる。特に動画像処理の例として MPEG2 エンコード、MPEG2 デコード、音声処理の例として MP3 エンコード、静止画処理の例として JPEG2000 エンコ－ドの OSCAR マルチグレイン自動並列化コンパイラをもちいたマルチコア上での並列処理について述べる。各マルチメディア処理の並列処理を OSCAR マルチコアプロセッサ、IBM p5 550Q Power+ 2 コア集積マルチコアプロセッサベース SMP サーバ上で評価を行った。OSCAR マルチコアプロセッサ上では、逐次処理に対して、提案するローカルメモリ最適化、データ転送最適化を伴う並列化手法により4プロセッサでの並列処理では、MPEG2 エンコードで3.81倍、MPEG2 デコードで3.04倍、MP3 エンコードで3.09倍、JPEG 2000 エンコードで3.79倍の速度向上が得られた。IBM p5 550Q 上では、逐次処理に対して OSCAR コンパイラによる8プロセッサでの並列処理では、MPEG2 エンコードで5.19倍、MPEG2 デコードで5.12倍、MP3 エンコードで3.69倍、JPEG 2000 エンコードで4.32倍の速度向上が得られた。Multicore processors have attracted much attention to handle the increase of power consumption along with the increase of integration degree of semiconductor devices, the slowdown of improvement of processor clocks, and the increase of hardware/software developing period. Also, speeding up multimedia applications is required with the progress of the consumer electronics like mobile phones, digital TV and games. This paper describes parallelization methods of multimedia applications on the multicore processors. Especially in this paper, MPEG2 encoding and MPEG2 decoding are selected as examples of video sequence processing, MP3 encoding is selected as an example of audio processing, JPEG 2000 encoding is selected as an example of picture processing. OSCAR multigrain parallelizing compiler automatically parallelizes these media applications. This paper evaluates parallel processing performances of these multimedia applications on the OSCAR multicore processor, and the IBM p5 550Q Power5+ 8 processors SMP server. On the OSCAR multicore processor, the parallel execution with the proposed method of managing local memory and optimizing data transfer using 4 processors, gives us 3.81 times speedup for MPEG2 encoding, 3.04 times speedup for MPEG2 decoding, 3.09 times speedup for MP3 encoding, 3.79 times speedup for JPEG 2000 encoding against the sequential execution. On the IBM p5 550Q Power5+ 8 processors server, the parallel execution using 8 processors gives us 5.19 times speedup for MPEG2 encoding, 5.12 times speedup for MPEG2 decoding, 3.69 times speedup for MP3 encoding, 4.32 times speedup for JPEG 2000 encoding against the sequential execution.

    CiNii

  • マルチコア上でのマルチメディアアプリケーションの自動並列化

    宮本孝道, 浅香沙織, 鎌倉信仁, 山内宏真, 間瀬正啓, 白子準, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-171-13    2007年01月  [査読有り]

  • Automatic Parallelization for Multimedia Applications on Multicore Processors

    Takamichi Miyamoto, Saori Asaka, Nobuhito Kamakura, Hiromasa Yamauchi, Masayoshi Mase, Jun Shirako, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2007-ARC-171-13    2007年01月  [査読有り]

  • A 4320MIPS four-processor core SMP/AMP with individually managed clock frequency for low power consumption

    Yutaka Yoshida, Tatsuya Kamei, Kiyoshi Hayase, Shinichi Shibahara, Osamu Nishii, Toshihiro Hattori, Atsushi Hasegawa, Masashi Takada, Naohiko Irie, Kunio Uchiyama, Toshihiko Odaka, Kiwamu Takada, Keiji Kimura, Hironori Kasahara

    Digest of Technical Papers - IEEE International Solid-State Circuits Conference     95 - 590  2007年  [査読有り]

    　概要を見る

    A 4320MIPS four-core SoC that supports both SMP and AMP for embedded applications is designed in 90nm CMOS. Each processor-core can be operated with a different frequency dynamically including clock stop, while keeping data cache coherency, to maintain maximum processing performance and to reduce average operating power. The 97.6mm2 die achieves a floating-point performance of 16.8GFLOPS. © 2007 IEEE.

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    26
    被引用数
    (Scopus)

  • 独立に周波数制御可能な 4320MIPS、SMP/AMP対応 4プロセッサLSIの開発

    早瀬 清, 吉田 裕, 亀井達也, 芝原真一, 西井 修, 服部俊洋, 長谷川 淳, 高田雅士, 入江直彦, 内山邦男, 小高俊彦, 高田 究, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-173-06（第165回 計算機アーキテクチャ研究会）     95 - 590  2007年

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    26
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  • A 4320MIPS four-processor core SMP/AMP with individually managed clock frequency for low power consumption

    Yutaka Yoshida, Tatsuya Kamei, Kiyoshi Hayase, Shinichi Shibahara, Osamu Nishii, Toshihiro Hattori, Atsushi Hasegawa, Masashi Takada, Naohiko Irie, Kunio Uchiyama, Toshihiko Odaka, Kiwamu Takada, Keiji Kimura, Hironori Kasahara

    Digest of Technical Papers - IEEE International Solid-State Circuits Conference     95 - 590  2007年  [査読有り]

    　概要を見る

    A 4320MIPS four-core SoC that supports both SMP and AMP for embedded applications is designed in 90nm CMOS. Each processor-core can be operated with a different frequency dynamically including clock stop, while keeping data cache coherency, to maintain maximum processing performance and to reduce average operating power. The 97.6mm2 die achieves a floating-point performance of 16.8GFLOPS. © 2007 IEEE.

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    26
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  • Heterogeneous multiprocessor on a chip which enables 54x AAC-LC stereo encoding

    Masaki Ito, Takashi Todaka, Takanobu Tsunoda, Hiroshi Tanaka, Tomoyuki Kodama, Hiroaki Shikano, Masafumi Onouchi, Kunio Uchiyama, Toshihiko Odaka, Tatsuya Kamei, Ei Nagahama, Manabu Kusaoke, Yusuke Nitta, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    2007 Symposium on VLSI Circuits, Digest of Technical Papers     18 - 19  2007年  [査読有り]

    　概要を見る

    A heterogeneous multiprocessor on a chip has been designed and implemented. It consists of 2 CPUs and 2 DRPs (Dynamic Reconfigurable Processors). The design of DRP was intended to achieve high-performance in a small area to be integrated on a SoC for embedded systems. Memory architecture of CPUs and DRPs were unified to improve programming and compiling efficiency. 54x AAC-LC stereo encoding has been enabled with 2 DRPs at 300MHz and 2 CPUs at 600MHz.

  • OSCARコンパイラにおける制約付きCプログラムの自動並列化

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 深津幸二, 宮本孝道, 白子準, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-170-01(デザインガイア2006)   2006 ( 127 ) 1 - 6  2006年11月

    　概要を見る

    マルチプロセッサ、マルチコアアーキテクチャの普及に伴い、ハイパフォーマンスコンピューティング分野から組み込み分野に至る様々な分野で、その特性を引出し高実効性能・低消費電力を実現する自動並列化コンパイラの重要性が高まっている。本稿ではプログラム全域の並列性およびデータローカリティの有効利用が可能なマルチグレイン並列処理を実現する、OSCARコンパイラのC言語対応について述べる。OSCARコンパイラにおけるC言語対応を迅速に行うために制約付きC言語を定めた。MPEG2エンコード、MP3エンコード、AACエンコードの各メディアアプリケーション、組込み向けベンチマークMiBenchよりsusan（smoothing）、SPEC2000よりartについてC言語対応OSCARコンパイラによる自動並列化の初期性能評価を行い、８プロセッササーバであるIBM p5 550上でIBM XL Cコンパイラversion 8.0の逐次処理と比較してsusan（smoothing）で最大7.49倍、４プロセッサワークステーションであるSun Ultra80上でSun Studio 9 Cコンパイラの逐次処理と比較してsusan(smoothing)で最大3.75倍の速度向上が得られた。Along with the popularization of multiprocessors and multicore architectures, automatic parallelizing compiler, which can realize high effective performance and low power comsumption, becomes more and more important in various areas from high performance computing to embedded computing. OSCAR compiler realizes multigrain automatic parallelization, which can exploit parallelism and data locality from the whole of the program. This paper describes C language support in OSCAR compiler. For rapid support of C language, restricted C language is proposed. In the preliminary performance evaluation of automatic parallelization using following media applications as MPEG2 encode, MP3 encode, and AAC encode, Susan (smoothing) derived from MiBench, and Art from SPEC2000, OSCAR compiler achieved 7.49 times speed up in maximum for susan (smoothing) against sequential execution on IBM p5 550 server having 8 processors, and 3.75 times speed up in maximum for susan (smoothing) too against sequential execution on Sun Ultra80 workstation having 4 processors.

    CiNii

  • SMPサーバ及び組込み用マルチコア上でのOSCARマルチグレイン自動並列化コンパイラの性能

    白子準, 田川友博, 三浦剛, 宮本孝道, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-170-02(デザインガイア2006)   2006 ( 127 ) 7 - 12  2006年11月

    　概要を見る

    半導体集積度向上に伴うスケーラブルな性能向上、低消費電力、価格性能を達成するためにマルチコアプロセッサが大きな注目を集めている。このようなマルチコアプロセッサの性能を最大限に引き出し、ソフトウェア/ハードウェア開発期間を短縮するためには自動並列化コンパイラが重要な役目を果たす。本論文ではループ並列処理に加え、粗粒度タスク並列処理・近細粒度並列処理によりプログラム全域にわたる並列化を行うOSCARマルチグレイン自動並列化コンパイラを用いた、最新SMPサーバ及び組込み組込み用マルチコアプロセッサ上での性能評価について述べる。OSCARコンパイラではプログラム中の各部分に対する適切な処理プロセッサ数と並列処理手法の決定、複数のループや粗粒度タスク間にまたがる広域的なキャッシュメモリ最適化技術が実現されている。SPEC CFP95ベンチマーク全10本とCFP2000ベンチマーク4本を用いた性能評価において、OSCARコンパイラはIBM p5 550Q Power+8 プロセッササーバ上でIBM XL Fortran コンパイラ version 10.1の自動並列化性能に比べ平均2.74倍、IBM pSeries690 Power4 24 プロセッササーバ上でIBM XL Fortran コンパイラ version 8.1 の自動並列化性能に比べ平均4.82倍の性能向上が得られた。またNEC/ARM MPCore ARMv6 4 プロセッサ集積組込み用マルチコアにおいて、OpenMP API の一部機能をサポートすることでOSCARコンパイラによる自動並列化を実現した。組込み用途を考慮しデータセットを縮小したSPEC CFP95 を用いた評価において、逐次処理に比べtomcatv で4.08倍、swim で3.90倍、su2cor で2.21倍、hydro2d で3.53倍、mgrid で3.85倍、applu で3.62倍、turb3d で3.20倍の性能向上が得られた。Currently, multiprocessor systems, especially multicore processors, are attracting much attention for performance, low power consumption and short hardware/software development period. To take the full advantage of multiprocessor systems, parallelizing compilers serve important roles. This paper describes the execution performance of OSCAR multigrain parallelizing compiler using coarse grain task parallelization and near fine grain parallelization in addition to loop parallelization, on the latest SMP servers and a SMP embedded multicore. The OSCAR compiler has realized the automatic determination of parallelizing layer, which decides the suitable number of processors and parallelizing technique for each nested part of the program, and global cache memory optimization over loops and coarse grain tasks. In the performance evaluation using 10 SPEC CFP95 benchmark programs and 4 SPEC CFP2000, OSCAR compiler gave us 2.74 times speedup compared with IBM XL Fortran compiler 10.1 on IBM p5550Q Power5+ 8 processors server, 4.82 times speedup compared with IBM XL Fortran compiler 8.1 on IBM pSeries690 Power4 24 processors server. OSCAR compiler can be also applied for NEC/ARM MPCore ARMv6 4 processors low power embedded multicore, using subset of OpenMP libraries and g77 compiler. In the evaluation using SPEC CFP95 benchmarks with reduced data sets, OSCAR compiler achieved 4.08 times speedup for tomcatv, 3.90 times speedup for swim, 2.21 times speedup for su2cor, 3.53 times speedup for hydro2d, 3.85 times speedup for mgrid, 3.62 times speedup for applu and 3.20 times speedup for turb3d against the sequential execution.

    CiNii

  • SMPサーバ及び組込み用マルチコア上でのOSCARマルチグレイン自動並列化コンパイラの性能

    白子準, 田川友博, 三浦剛, 宮本孝道, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-170-02(デザインガイア2006)    2006年11月  [査読有り]

  • OSCARコンパイラにおける制約付きCプログラムの自動並列化

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 深津幸二, 宮本孝道, 白子準, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-170-01(デザインガイア2006)    2006年11月  [査読有り]

  • Performance of OSCAR Multigrain Parallelizing Compiler on SMP Servers and Embedded Multicore

    Jun Shirako, Tomohiro Tagawa, Tsuyoshi Miura, Takamichi Miyamoto, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2006-ARC-170-02/ (DesignGaia2006)    2006年11月  [査読有り]

  • Automatic Parallelization of Restricted C Progurams in OSCAR Compiler

    Masayoshi Mase, Daisuke Baba, Harumi Nagayama, Hiroaki Tano, Takeshi Masuura, Koji Fukatsu, Takamichi Miyamoto, Jun Shirako, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2006-ARC-170-01/ (DesignGaia2006)    2006年11月  [査読有り]

  • 最先端のコンピュータアーキテクチャ −経済産業省／ＮＥＤＯリアルタイム情報家電用マルチコアプロジェクトを中心として−

    笠原 博徳

    東京電力EWE講演会2006    2006年10月  [査読有り]

  • 最先端マルチコアコンパイラとその並列化・低消費電力化性能

    笠原 博徳

    アーム株式会社 ARMセミナー2006    2006年10月  [査読有り]

  • Multi-core Parallelizing Compiler for Low Power High Performance Computing

    Hironori Kasahara

    University of Illinois at Urbana-Champaign, Hosted by Prof. David Padua    2006年10月  [査読有り]

  • Advanced Computer Architecture: METI/NEDO Multicore-processor Technology for Real-time Consumer Electronics Project

    Hironori Kasahara

    Tokyo Electric Power Company EWE Seminor 2006    2006年10月  [査読有り]

  • Advanced Multi-core Compiler and Its Parallelization and Power Reduction Performance

    Hironori Kasahara

    ARM Seminar 2006    2006年10月  [査読有り]

  • C Language Support in OSCAR Multigrain Parallelizing Compiler using CoSy

    Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    ACE 2nd CoSy Community Gathering    2006年10月  [査読有り]

  • マルチコアプロセッサにおけるコンパイラ制御低消費電力化手法

    白子 準, 吉田 宗弘, 押山 直人, 和田 康孝, 中野 啓史, 鹿野 裕明, 木村 啓二, 笠原 博徳

    情報処理学会論文誌コンピューティングシステム   47 ( SIG12(ACS15) ) 147 - 158  2006年09月  [査読有り]

  • Software Challenges in Multi-Core Chip Era (Panel Discussion)

    Guang R. Gao, Kasahara Hironori, Vivek Sarkar, Skevos Evripidou, Murphy Brian

    Workshop on Software Challenges for Multicore Architectures(Tshinghua Univ. Beijing, China)    2006年09月  [査読有り]

  • OSCAR Multigrain Parallelizing Compiler for Multicore Architectures

    Hironori Kasahara

    Workshop on Software Challenges for Multicore Architectures(Tshinghua Univ. Beijing, China)    2006年09月  [査読有り]

  • 並列化コンパイラ協調型 チップマルチプロセッサ技術

    笠原博徳, 木村啓二, 白子準, 和田康孝, 中野啓史, 宮本孝道

    STARCシンポジウム2006    2006年09月  [査読有り]

  • Parallelizing Compiler Cooperative Chip Multiprocessor Technology

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Yasutaka Wada, Hirofumi Nakano, Takamichi Miyamoto

    STARC Symposium 2006    2006年09月  [査読有り]

  • 証明数・反証数を用いた反復深化法における複数経路並行探索の並列化

    鷹野芙美代, 前川仁孝, 笠原博徳, 成田誠之助

    情報処理学会研究会報告2006-HPC-103-17(SWoPP高知2006)    2006年08月

  • OSCARマルチコア上でのローカルメモリ管理手法

    中野啓史, 仁藤拓実, 丸山貴紀, 中川正洋, 鈴木裕貴, 内藤陽介, 宮本孝道, 和田康孝, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-169-28(SWoPP高知2006)    2006年08月

  • 並列化コンパイラの最新動向

    笠原 博徳

    日本IBM 先駆的科学計算に関するフォーラム2006    2006年08月  [査読有り]

  • 証明数・反証数を用いた反復深化法における複数経路並行探索の並列化

    鷹野芙美代, 前川仁孝, 笠原博徳, 成田誠之助

    情報処理学会研究会報告2006-HPC-103-17(SWoPP高知2006)    2006年08月  [査読有り]

  • OSCARマルチコア上でのローカルメモリ管理手法

    中野啓史, 仁藤拓実, 丸山貴紀, 中川正洋, 鈴木裕貴, 内藤陽介, 宮本孝道, 和田康孝, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-169-28(SWoPP高知2006)    2006年08月  [査読有り]

  • Parallelization of Multi-Path Concurrent Search for Iterative Deepening using Proof and Disproof Numbers

    Fumiyo Takano, Yoshitaka Maekawa, Hironori Kasahara, Seinosuke Narita

    Technical Report of IPSJ, 2006-HPC-103-17/ (SWoPP2006)    2006年08月  [査読有り]

  • Local Memory Management on OSCAR Multicore

    Hirofumi Nakano, Takumi Nito, Takanori Maruyama, Masahiro Nakagawa, Yuki Suzuki, Yosuke Naito, Takamichi Miyamoto, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2006-ARC-169-28/ (SWoPP2006)    2006年08月  [査読有り]

  • 情報家電用マルチコアと並列化コンパイラ

    笠原 博徳

    JEITAマイクロプロセッサ専門委員会講演会「マルチコアアーキテクチャの研究開発動向及び将来展望」    2006年08月  [査読有り]

  • Multicores for Consumer Electronics and Parallelizing Compilers

    Hironori Kasahara

    JEITA SIG. on Microprocessor    2006年08月  [査読有り]

  • The Latest Trend of Parallelizing Compiler

    Hironori Kasahara

    IBM Japan Forum on Pioneering Scientific Computing    2006年08月  [査読有り]

  • イノベーション創出を目指した産官学連携と人材育成の試み（「イノベーションの創出に向けた 産学官連携の推進と人材の育成」パネリスト）

    笠原 博徳

    第５回産学官連携推進会議分科会    2006年06月  [査読有り]

  • Trial s of Collaboration among Business, Academia and Governmentand Human Resource Development for Creation of Innovations(Panel on the Promotion of Collaboration among Business, Academia and Government and Human Resource Development for Creation of Innovations)

    Hironori Kasahara

    5th Conference for the Promotion of Collaboration Among Business, Academia, and Government (Section Meeting)    2006年06月  [査読有り]

  • Compiler Controle Power Saving Scheme for Multicore Processors

    Jun Shirako, Munehiro Yoshida, Naoto Oshiyama, Yasutaka Wada, Hirofumi Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Symposium on Advanced Computing Systems and Infrastructures (SACSIS 2006)   47 ( SIG12(ACS15) ) 147 - 158  2006年05月  [査読有り]

  • マルチCPUアーキテクチャと並列化コンパイラ技術の動向（コンスーマー機器への応用）

    笠原 博徳

    ソニー株式会社 技術講演会    2006年05月  [査読有り]

  • Latest Trends of Multi-CPU Architectures and Parallelizing Compilers: Application for Consumer Electronics

    Hironori Kasahara

    Sony Technology seminar    2006年05月  [査読有り]

  • マルチコアプロセッサにおけるコンパイラ制御低消費電力化手法

    白子 準, 吉田 宗広, 押山 直人, 和田 康孝, 中野 啓史, 鹿野 裕明, 木村 啓二, 笠原 博徳

    SACSIS2006 - 先進的計算基盤システムシンポジウム    2006年05月  [査読有り]

  • Performance Evaluation of Heterogeneous Chip Multi-Processor with MP3 Audio Encoder

    Hiroaki Shikano, Yuki Suzuki, Yasutaka Wada, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Proc. of IEEE Symposiumu on Low-Power and High Speed Chips (COOL Chips IX)     349 - 363  2006年04月  [査読有り]

  • マルチコアプロセッサ上での粗粒度タスク並列処理におけるデータ転送オーバラップ方式

    宮本孝道, 中川正洋, 浅野尚一郎, 内藤陽介, 仁藤拓実, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-167/HPC-105-10 (HOKKE2006)    2006年02月

  • マルチコアプロセッサ上での粗粒度タスク並列処理におけるデータ転送オーバラップ方式

    宮本孝道, 中川正洋, 浅野尚一郎, 内藤陽介, 仁藤拓実, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究報告2006ARC-167-10(HOKKE2006)    2006年02月  [査読有り]

  • Data Transfer Overlap of Coarse Grain Task Parallel Processing on a Multicore Processor

    Takamichi Miyamoto, Masahiro Nakagawa, Shoichiro Asano, Yosuke Naito, Takumi Nito, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2006-ARC-167/HPC-105-10    2006年02月  [査読有り]

  • ヘテロジニアスチップマルチプロセッサにおける粗粒度タスクスタティックスケジューリング手法

    和田康孝, 押山直人, 鈴木裕貴, 内藤陽介, 白子準, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-166-3 (SHINING2006)   2006 ( 8 ) 13 - 18  2006年01月

    　概要を見る

    本論文では，汎用プロセッサに加え，DRP（Dynamically Recofigurable Processor）やDSP（Digital Signal Processor）などのアクセラレータを1チップ上に複数集積したヘテロジニアスチップマルチプロセッサ上で，アクセラレータの利用による高い実効性能と動作周波数・電圧の制御による低消費電力化を実現する，各コアの特性を考慮した租粒度タスクスタティックスケジューリング手法を提案する．本手法は，ループやサブルーチン，基本ブロック間の並列性を利用する粗粒度タスク並列処理において，チップ上の各コアの種類や実行可能なタスクおよびコストを考慮した処理時間最小を目指したスタティックスケジューリング手法であり，その性能をMP3エンコーダに適用し評価した．今回の評価では，汎用プロセッサ4コアとアクセラレータとしてDRP2コアを搭載したヘテロジニアスチップマルチプロセッサを対象とした評価を行った結果，本手法を適用せず汎用プロセッサ1コアのみを用いて逐次実行した場合に対して，最大8.8倍の速度向上が得られることが確認できた．This paper proposes a static scheduling scheme for coarse grain tasks on a heterogeneous chip multi processor which integrates not only general purpose processors but also accelerators like DRP or DSP. A heterogeneous chip multi processor allows us to get high performance by using the accelerators and to save energy by frequency/voltage control by the compiler. In this scheme, the compiler aim to minimize the execution time of an application in consideration of the characteristic in each core. Performance of the proposed scheme is evaluated on a heterogeneous chip multi processor which has 4 general purpose processors and 2 accelerators using MP3 encoder and gives us 8.8 times speedup against sequencial execution without the poroposed scheme.

    CiNii

  • MP3エンコーダを用いたヘテロジニアスチップマルチプロセッサの性能評価

    鹿野裕明, 鈴木裕貴, 和田康孝, 白子準, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-166-1 (SHINING2006)    2006年01月

  • 並列化コンパイラ協調型低消費電力・高実効性能マルチコアプロセッサの動向

    笠原 博徳

    情報処理学会研究会報告2006-ARC-166-6 (SHINING2006)    2006年01月

  • 並列化コンパイラ協調型低消費電力・高実効性能マルチコアプロセッサの動向

    笠原 博徳

    情報処理学会2006 ARC-166-6(SHINING2006)    2006年01月  [査読有り]

  • ヘテロジニアスチップマルチプロセッサにおける粗粒度タスクスタティックスケジューリング手法

    和田康孝, 押山直人, 鈴木裕貴, 内藤陽介, 白子準, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会2006 ARC-166-3(SHINING2006)    2006年01月  [査読有り]

  • MP3エンコーダを用いたヘテロジニアスチップマルチプロセッサの性能評価

    鹿野裕明, 鈴木裕貴, 和田康孝, 白子準, 木村啓二, 笠原博徳

    情報処理学会2006 ARC-166-1(SHINING2006)    2006年01月  [査読有り]

  • 2.マルチコアにおけるプログラミング（ 「特集 マルチコアにおけるソフトウェア」）

    笠原博徳, 木村啓二

    情報処理   47 ( 1 ) 17 - 23  2006年01月  [査読有り]

  • 1.マルチコア化するマイクロプロセッサ（ 「特集 マルチコアにおけるソフトウェア」）

    笠原博徳, 木村啓二

    情報処理   47 ( 1 ) 10 - 16  2006年01月  [査読有り]

  • Parallelizing Compiler Cooperated Low Power High Effective Performance Multi-core Processors

    Hironori Kasahara

    Technical Report of IPSJ,2006-ARC-166-6(SHINING2006)    2006年01月  [査読有り]

  • A Static Scheduling Scheme for Coarse Grain Tasks on a Heterogeneous Chip Multi Processor

    Yasutaka Wada, Naoto Oshiyama, Yuki Suzuki, Yosuke Naito, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ,2006-ARC-166-3(SHINING2006)    2006年01月  [査読有り]

  • Preliminary Evaluation of Heterogeneous Chip Multi-Processor with MP3 Audio Encoder

    Hiroaki Shikano, Yuki Suzuki, Yasutaka Wada, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ,2006-ARC-166-1(SHINING2006)    2006年01月  [査読有り]

  • Parallelizing Compilation Scheme for Reduction of Power Consumption of Chip Multiprocessors

    Jun Shirako, Naoto Oshiyama, Yasutaka Wada, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Proc. of 12th Workshop on Compilers for Parallel Computers (CPC 2006)     426 - 440  2006年01月  [査読有り]

  • 2.Programing for Multicore Systems

    Hironori Kasahara, Keiji Kimura

    IPSJ MAGAZINE   47 ( 1 ) 17 - 23  2006年01月  [査読有り]

  • 1.Multicores Emerge as Next Generation Microprocessors

    Hironori Kasahara, Keiji Kimura

    IPSJ MAGAZINE   47 ( 1 ) 10 - 16  2006年01月  [査読有り]

    CiNii

  • Compiler control power saving scheme for multi core processors

    Jun Shirako, Naoto Oshiyama, Yasutaka Wada, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   4339   362 - 376  2006年  [査読有り]

    　概要を見る

    With the increase of transistors integrated onto a chip, multi core processor architectures have attracted much attention to achieve high effective performance, shorten development period and reduce the power consumption. To this end, the compiler for a multi core processor is expected not only to parallelize program effectively, but also to control the voltage and clock frequency of processors and storages carefully inside an application program. This paper proposes a compilation scheme for reduction of power consumption under the multigrain parallel processing environment that controls Voltage/Frequency and power supply of each processor core on a chip. In the evaluation, the OSCAR compiler with the proposed scheme achieves 60.7 percent energy savings for SPEC CFP95 applu without performance degradation on 4 processors, and 45.4 percent energy savings for SPEC CFP95 tomcatv with real-time deadline constraint on 4 processors, and 46.5 percent energy savings for SPEC CFP95 swim with the deadline constraint on 4 processors. © 2006 Springer-Verlag Berlin Heidelberg.

    DOI

    Scopus

    18
    被引用数
    (Scopus)

  • Data Localization on a Multicore Processor

    Hiforumi Nakano, Shoichiro Asano, Yosuke Naito, Takumi Nito, Tomohiro Tagawa, Takaumichi Miyamoto, Takeshi Kodaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2005-ARC-165-10     51 - 56  2005年12月  [査読有り]

  • マルチコアプロセッサ上でのデータローカライゼーション

    中野啓文, 浅野尚一郎, 内藤陽介, 仁藤拓実, 田川友博, 宮本孝道, 小高剛, 木村啓二, 笠原博徳

    情報処理学会研究会報告2005-ARC-165-10     51 - 56  2005年11月  [査読有り]

  • マルチコアプロセッサ上でのデータローカライゼーション

    中野啓文, 浅野尚一郎, 内藤陽介, 仁藤拓実, 田川友博, 宮本孝道, 小高剛, 木村啓二, 笠原博徳

    情報処理学会研究会報告2005-ARC-165-10     51 - 56  2005年11月  [査読有り]

  • ホモジニアスマルチコアにおけるコンパイラ制御低消費電力化手法

    白子 準, 押山 直人, 和田 康孝, 鹿野 裕明, 木村 啓二, 笠原博徳

    情報処理学会研究会報告2005-ARC-164-10(SwoPP2005)     55 - 60  2005年09月  [査読有り]

  • チップマルチプロセッサ上でのMPEG2エンコードの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会論文誌   46 ( 9 ) 2311 - 2325  2005年09月  [査読有り]

  • Parallel Processing of MPEG2 Encoding on a Chip Multiprocessor Architecture

    Takeshi Kodaka, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Trans. of IPSJ   46 ( 9 ) 2311 - 2325  2005年09月  [査読有り]

  • 並列化コンパイラ協調型チップマルチプロセッサ技術

    笠原 博徳, 木村 啓二, 中野 啓史, 白子 準, 宮本 孝道, 和田 康孝

    STARCシンポジウム2005    2005年09月  [査読有り]

  • ホモジニアスマルチコアにおけるコンパイラ制御低消費電力化手法

    白子 準, 押山 直人, 和田 康孝, 鹿野 裕明, 木村 啓二, 笠原博徳

    情報処理学会研究会報告2005-ARC-164-10(SwoPP2005)     55 - 60  2005年08月

  • 組み込みマルチコア用コンパイラ技術

    笠原 博徳

    アーム株式会社 ARMセミナー2005    2005年06月  [査読有り]

  • Compiler technology for built-in multi-core processor

    H. Kasahara

    ARM Seminar 2005, Tokyo    2005年06月  [査読有り]

  • 最先端の高性能コンピュータ

    笠原 博徳

    文部科学省 科学技術振興調整費 新興分野人材養成プログラム 「ナノ・IT・バイオ知財経営戦略スキルアッププログラム」 特別講座「先端技術と知的財産①ナノ・IT編」    2005年05月  [査読有り]

  • コンピュータ分野のロードマップ

    笠原 博徳

    NEDO 電子・情報技術ロードマップ成果報告会    2005年05月  [査読有り]

  • Road map of the ｃomputer area

    H. Kasahara

    NEDO Electronics and Information Technology Road map Accomplishment Report Symposium, Tokyo    2005年05月  [査読有り]

  • Advanced High-Performance Computer

    H. Kasahara

    Lecture on 'Advanced technology and intellectual property in Nano and IT', Program for cultivation of people in new fields of study 'Upskilling program for Nano, IT, Bio - Intellectual Property Management Strategy', Promotion Budget for Science and Techno    2005年05月  [査読有り]

  • Hierarchical parallelism control for multigrain parallel processing

    M Obata, J Shirako, H Kaminaga, K Ishizaka, H Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   2481   31 - 44  2005年  [査読有り]

    　概要を見る

    To improve effective performance and usability of shared memory multiprocessor systems, a multi-grain compilation scheme, which hierarchically exploits coarse grain parallelism among loops, subroutines and basic blocks, conventional loop parallelism and near fine grain parallelism among statements inside a basic block, is important. In order to efficiently use hierarchical parallelism of each nest level, or layer, in multigrain parallel processing, it is required to determine how many processors or groups of processors should be assigned to each layer, according to the parallelism of the layer. This paper proposes an automatic hierarchical parallelism control scheme to assign suitable number of processors to each layer so that the parallelism of each hierarchy can be used efficiently. Performance of the proposed scheme is evaluated on IBM RS6000 SMP server with 8 processors using 8 programs of SPEC95FP.

  • Performance of OSCAR multigrain parallelizing compiler on SMP servers

    K Ishizaka, T Miyamoto, J Shirako, M Obata, K Kimura, H Kasahara

    LANGUAGES AND COMPILERS FOR HIGH PERFORMANCE COMPUTING   3602   319 - 331  2005年  [査読有り]

    　概要を見る

    This paper describes performance of OSCAR multigrain parallelizing compiler on various SMP servers, such as IBM pSeries 690, Sun Fire V880, Sun Ultra 80, NEC TX7/i6010 and SGI Altix 3700. The OSCAR compiler hierarchically exploits the coarse grain task parallelism among loops, subroutines and basic blocks and the near fine grain parallelism among statements inside a basic block in addition to the loop parallelism. Also, it allows us global cache optimization over different loops, or coarse grain tasks, based on data localization technique with interarray padding to reduce memory access overhead. Current performance of OSCAR compiler is evaluated on the above SMP servers. For example, the OSCAR compiler generating OpenMP parallelized programs from ordinary sequential Fortran programs gives us 5.7 times speedup, in the average of seven programs, such as SPEC CFP95 tomcatv, swim, su2cor, hydro2d, mgrid, applu and turb3d, compared with IBM XL Fortran compiler 8.1 on IBM pSeries 690 24 processors SMP server. Also, it gives us 2.6 times speedup compare with Intel Fortran Itanium Compiler 7.1 on SGI Altix 3700 Itanium 2 16 processors server, 1.7 times speedup compared with NEC Fortran Itanium Compiler 3.4 on NEC TX7/i6010 Itanium 2 8 processors server, 2.5 times speedup compared with Sun Forte 7.0 on Sun Ultra 80 UltraSPARC II4 processors desktop work-station, and 2.1 times speedup compare with Sun Forte compiler 7.1 on Sun Fire V880 UltraSPARC III Cu 8 processors server.

  • Performance of OSCAR multigrain parallelizing compiler on SMP servers

    K Ishizaka, T Miyamoto, J Shirako, M Obata, K Kimura, H Kasahara

    LANGUAGES AND COMPILERS FOR HIGH PERFORMANCE COMPUTING   3602   319 - 331  2005年  [査読有り]

    　概要を見る

    This paper describes performance of OSCAR multigrain parallelizing compiler on various SMP servers, such as IBM pSeries 690, Sun Fire V880, Sun Ultra 80, NEC TX7/i6010 and SGI Altix 3700. The OSCAR compiler hierarchically exploits the coarse grain task parallelism among loops, subroutines and basic blocks and the near fine grain parallelism among statements inside a basic block in addition to the loop parallelism. Also, it allows us global cache optimization over different loops, or coarse grain tasks, based on data localization technique with interarray padding to reduce memory access overhead. Current performance of OSCAR compiler is evaluated on the above SMP servers. For example, the OSCAR compiler generating OpenMP parallelized programs from ordinary sequential Fortran programs gives us 5.7 times speedup, in the average of seven programs, such as SPEC CFP95 tomcatv, swim, su2cor, hydro2d, mgrid, applu and turb3d, compared with IBM XL Fortran compiler 8.1 on IBM pSeries 690 24 processors SMP server. Also, it gives us 2.6 times speedup compare with Intel Fortran Itanium Compiler 7.1 on SGI Altix 3700 Itanium 2 16 processors server, 1.7 times speedup compared with NEC Fortran Itanium Compiler 3.4 on NEC TX7/i6010 Itanium 2 8 processors server, 2.5 times speedup compared with Sun Forte 7.0 on Sun Ultra 80 UltraSPARC II4 processors desktop work-station, and 2.1 times speedup compare with Sun Forte compiler 7.1 on Sun Fire V880 UltraSPARC III Cu 8 processors server.

  • 並列度を考慮した標準タスクグラフセットを用いた実行時間最小マルチプロセッサスケジューリングアルゴリズムの性能評価

    松澤能成, 坂井田真也, 飛田高雄, 笠原博徳

    情報処理学会研究報告ARC2005-161-9 (SHINING2005)    2005年01月

  • 共有メモリ型マルチプロセッササーバ上におけるOSCARマルチグレイン自動並列化コンパイラの性能評価

    白子準, 宮本孝道, 石坂一久, 小幡元樹, 木村啓二, 笠原博徳

    情報処理学会研究報告ARC2005-161-5 (SHINING2005)   2005 ( 7 ) 21 - 26  2005年01月

    　概要を見る

    マルチプロセッサシステムの普及に伴い，実効性能，システム価格性能比，ソフトウェア生産性向上のため高性能な自動並列化コンパイラの重要性が高まっている．しかしながら並列処理技術において広く利用されているループ並列処理手法は既に成熟期に至り，今後の大幅な性能向上実現のためには従来とは異なる並列化手法の利用が必須である．本論文ではループ並列処理に加え，基本ブロック，ループ，サブルーチンといった粗粒度タスク間の並列性を利用する粗粒度タスク並列処理・基本ブロック内ステートメントレベルの並列性を用いる近細粒度並列処理によりプログラム全域にわたる並列化を行うOSCAR マルチグレイン自動並列化コンパイラの性能評価について述べる．OSCAR コンパイラではプログラムの形状や並列性に応じた適切な処理プロセッサ数や各並列処理粒度の決定，複数のループや粗粒度タスク間にまたがる広域的なキャッシュメモリ最適化技術が実現されている．SPEC95FP を用いた本性能評価においてOSCAR コンパイラは，IBM pSeries690Power4 24 プロセッササーバ上でIBM XL Fortran コンパイラ 8.1 の自動並列化性能に比べ平均4.78 倍，SGI Altix3700 Itanium2 16 プロセッササーバ上においてIntel Fortran Itanium Compiler 7.1 に比べ平均2.40 倍，Sun Fire V880 Ultra SPARC III Cu 8 プロセッササーバ上においてSun Forteコンパイラ 7.1 に比べ平均1.90 倍の性能向上が得られた．The needs for automatic parallelizing compilers are getting larger with widly use of multiprocessor systems.However, the loop parallelization techniques are almost matured and new generation of parallelization methods like multi-grain parallelization are required to achieve higher effective performance. This paper describes the performance of OSCAR multigrain parallelizing compiler that uses the coarse grain task parallelization and the near fine grain parallelization in addition to the loop parallelization. OSCAR compiler realizes the following two important techniques. The first is the automatic determination scheme of parallelizing layer, which decides the number of processors and parallelizing technique for each part of the program. The other is global cache memory optimization among loops and coarse grain tasks. In the evaluation using SPEC95FP benchmarks, OSCAR compiler gave us 4.78 times speedup compared with IBM XL Fortran compiler 8.1 on IBM pSeries690 Power4 24 processors server, 2.40 times speedup compared with Intel Fortran Itanium Compiler 7.1 on SGI Altix3700 Itanium2 16 processors server, 1.90 times speedup compared with Sun Forte compiler 7.1 on Sun Fire V880 Ultra SPARC III Cu 8 processors server.

    CiNii

  • 配列間接アクセスを用いないコード生成法を用いた電子回路シミュレーション手法の性能評価

    黒田亮, 木村啓二, 笠原博徳

    情報処理学会研究報告ARC2005-161-1 (SHINING2005)    2005年01月

  • 並列度を考慮した標準タスクグラフセットを用いた実行時間最小マルチプロセッサスケジューリングアルゴリズムの性能評価

    松澤能成, 坂井田真也, 飛田高雄, 笠原博徳

    情報処理学会研究報告ARC2005-161-5 (SHINING2005)    2005年01月  [査読有り]

  • 共有メモリ型マルチプロセッササーバ上におけるOSCARマルチグレイン自動並列化コンパイラの性能評価

    白子準, 宮本孝道, 石坂一久, 小幡元樹, 木村啓二, 笠原博徳

    情報処理学会研究報告ARC2005-161-5 (SHINING2005)    2005年01月  [査読有り]

  • 配列間接アクセスを用いないコード生成法を用いた電子回路シミュレーション手法の性能評価

    黒田亮, 木村啓二, 笠原博徳

    情報処理学会研究報告ARC2005-161-1 (SHINING2005)    2005年01月  [査読有り]

  • Performance Evaluation of Electronic Circuit Simulation Using Code Generation Method without Array Indirect Access

    Akira Kuroda, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, ARC2005-161-1 (SHINING2005)    2005年01月  [査読有り]

  • Performance Evaluation of Minimum Execution Time Multiprocessor Scheduling Algorithms using Standard Task Graph Set Which Takes into Account Parallelism of Task Graphs

    Takanari Matsuzawa, Shinya Sakaida, Takao Tobita, Hironori Kasahara

    Technical Report of IPSJ, ARC2004-161-9    2005年01月  [査読有り]

  • Performance of OSCAR Multigrain Parallelizing Compiler on Shared Memory Multiprocessor Serers

    Jun Shirako, Takamichi Miyamoto, Kazuhisa Ishizaka, Motoki Obata, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, ARC2004-161-5    2005年01月  [査読有り]

  • Multigrain parallel processing on compiler cooperative chip multiprocessor

    K Kimura, Y Wada, H Nakano, T Kodaka, J Shirako, K Ishizaka, H Kasahara

    9TH ANNUAL WORKSHOP ON INTERACTION BETWEEN COMPILERS AND COMPUTER ARCHITECTURES, PROCEEDINGS     11 - 20  2005年  [査読有り]

    　概要を見る

    This paper describes multigrain parallel processing on a compiler cooperative chip multiprocessor The multigrain parallel processing hierarchically exploits multiple grains of parallelism such as coarse grain task parallelism, loop iteration level parallelism and statement level near-fine grain parallelism. The chip multiprocessor has been designed to attain high effective peformance, cost effectiveness and high software productivity by supporting the optimizations of the multigrain parallelizing compiler, which is developed by Japanese Millennium Project IT21 "Advance Parallelizing Compiler". To achieve full potential of multigrain parallel processing, the chip multiprocessor integrates simple single-issue processors having distributed shared data memory for both optimal use of data locality and scalar data transfer local data memory for processor private data, in addition to centralized shared memory for shared data among processors. This paper focuses on the scalability of the chip multiprocessor having up to eight processors on a chip by exploiting of the multigrain parallelism from SPECfp95 programs. When microSPARC like the simple processor core is used under assumption of 90 nm technology and 2.8 GHz, the evaluation results show the speedups for eight processors and four processors reach 7.1 and 3.9, respectively. Similarly, when 400 MHz is assumed for embedded usage, the speedups reach 7.8 and 4.0, respectively.

  • Multigrain parallel processing on compiler cooperative chip multiprocessor

    K Kimura, Y Wada, H Nakano, T Kodaka, J Shirako, K Ishizaka, H Kasahara

    9TH ANNUAL WORKSHOP ON INTERACTION BETWEEN COMPILERS AND COMPUTER ARCHITECTURES, PROCEEDINGS     11 - 20  2005年  [査読有り]

    　概要を見る

    This paper describes multigrain parallel processing on a compiler cooperative chip multiprocessor The multigrain parallel processing hierarchically exploits multiple grains of parallelism such as coarse grain task parallelism, loop iteration level parallelism and statement level near-fine grain parallelism. The chip multiprocessor has been designed to attain high effective peformance, cost effectiveness and high software productivity by supporting the optimizations of the multigrain parallelizing compiler, which is developed by Japanese Millennium Project IT21 "Advance Parallelizing Compiler". To achieve full potential of multigrain parallel processing, the chip multiprocessor integrates simple single-issue processors having distributed shared data memory for both optimal use of data locality and scalar data transfer local data memory for processor private data, in addition to centralized shared memory for shared data among processors. This paper focuses on the scalability of the chip multiprocessor having up to eight processors on a chip by exploiting of the multigrain parallelism from SPECfp95 programs. When microSPARC like the simple processor core is used under assumption of 90 nm technology and 2.8 GHz, the evaluation results show the speedups for eight processors and four processors reach 7.1 and 3.9, respectively. Similarly, when 400 MHz is assumed for embedded usage, the speedups reach 7.8 and 4.0, respectively.

  • OSCARチップマルチプロセッサ上でのMPEG2エンコードの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-160-07     119 - 127  2004年12月

    担当区分：最終著者

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    2
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    (Scopus)

  • OSCARチップマルチプロセッサ上でのMPEG2エンコードの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-160-07    2004年12月  [査読有り]

  • HPC用自動並列化コンパイラの動向と将来課題

    笠原 博徳

    第１９回ＮＥＣ・ＨＰＣ研究会    2004年11月  [査読有り]

  • Current and Future of Automatic Parallelizing Compilers

    H. Kasahara

    The 19th NEC HPC Forum    2004年11月  [査読有り]

  • Performance of OSCAR Multigrain Parallelizing Compiler on SMP Servers

    Kazuhisa Ishizaka, Takamichi Miyamoto, Jun Shirako, Motoki Obata, Keiji Kimura, Hironori Kasahara

    Proc. of 17th International Workshop on Languages and Compilers for Parallel Computing(LCPC2004)    2004年09月  [査読有り]

  • 世界一のコンパイラを作る--アドバンスト並列化コンパイラプロジェクト--

    笠原 博徳

    IBMライフサイエンス天城セミナー    2004年09月  [査読有り]

  • Developing World Fastest Compiler: Advanced Parallelizing Compiler Project

    H. Kasahara

    IBM Life Science Amagi Seminar    2004年09月  [査読有り]

  • OSCARチップマルチプロセッサ上でのデータ転送ユニットを用いたデータローカライゼーション

    中野 啓史, 内藤 陽介, 鈴木 貴久, 小高 剛, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-159-20    2004年07月

  • OSCARチップマルチプロセッサ上でのマルチグレイン並列性評価

    和田 康孝, 白子 準, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-159-11    2004年07月

  • OSCARチップマルチプロセッサ上でのデータ転送ユニットを用いたデータローカライゼーション

    中野 啓史, 内藤 陽介, 鈴木 貴久, 小高 剛, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-159-20    2004年07月  [査読有り]

  • OSCARチップマルチプロセッサ上でのマルチグレイン並列性評価

    和田 康孝, 白子 準, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-159-11    2004年07月  [査読有り]

  • Data Localization using Data Transfer Unit on OSCAR Chip Multiprocessor

    Hirofumi Nakano, Yosuke Naito, Takahisa Suzuki, Takeshi Kodaka, Kazuhisa Ishizaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2004-ARC-159-20    2004年07月  [査読有り]

  • Evaluation of Multigrain Parallelism on OSCAR Chip Multi Processor

    Yasutaka Wada, Jun Shirako, Kazuhisa Ishizaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2004-ARC-159-11    2004年07月  [査読有り]

  • 150回研究会記念特別企画（２）パネル討論：アーキテクチャ研究の将来 “産官学連携による高付加価値チップマルチプロセッサの開発”

    笠原 博徳

    第150回 計算機アーキテクチャ研究会    2004年05月  [査読有り]

  • マルチグレイン並列性向上のための選択的インライン展開手法

    白子 準, 長澤 耕平, 石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会論文誌   45 ( 4 ) 1354 - 1356  2004年05月  [査読有り]

  • Selective Inline Expansion for Improvement of Multi Grain Parallelism

    Jun shirako, Kouhei Nagasawa, Kazuhisa Ishizaka, Motoki Obata, Hironori Kasahara

    Trans. of IPSJ   45 ( 5 ) 1354 - 1356  2004年05月  [査読有り]

  • 150th ARC memorial special technical meeting(2), Panel: Future of Computer Architecture Research 'Development of high-value added Chip Multiprocessors by industry-government-academia collaboration'

    H. Kasahara

    150th IPSJ Special Interest Group on Computer Architecture    2004年05月  [査読有り]

  • 配列間パディングを用いた粗粒度タスク間キャッシュ最適化

    石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会論文誌   45 ( 4 )  2004年04月  [査読有り]

  • Cache Optimization among Coarse Grain Tasks using Intra-Array Pading

    Kazuhisa Ishizaka, Motoki Obata, Hironori Kasahara

    Trans. of IPSJ   45 ( 4 )  2004年04月  [査読有り]

  • IBM pSeries 690 上での OSCAR マルチグレイン自動並列化コンパイラの性能評価

    石坂 一久, 白子 準, 小幡 元樹, 木村 啓二, 笠原 博徳

    情報処理学会第66回全国大会    2004年03月  [査読有り]

  • Software Development on Large Parallel Supercomputers in Japan -- Parallelizing Compilers and Parallel Programming Language Projects --

    H. Kasahara

    U.S.-Japan Forum on the Future of Supercomputing, 米国工学アカデミー、(社)日本工学アカデミー    2004年03月  [査読有り]

  • Research on Parallelizing Compiler for High Performance Computing in Japan

    H. Kasahara

    Japan-U.S.A. Supercomputing Forum, The Engineering Academy of Japan Inc.(EAJ)    2004年03月  [査読有り]

  • ミレニアムプロジェクトIT21アドバンスト並列化コンパイラとコンパイラ協調型チップマルチプロセッサ

    笠原 博徳

    NECソフト㈱ 第四回 ＶＴＣ先端領域セミナー    2004年02月  [査読有り]

  • データローカライゼーションを伴うMPEG2エンコーディングの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-156-3   2004 ( 12 ) 13 - 18  2004年02月

    　概要を見る

    PC，PDA，携帯電話などで静止画像，動画像，音声などを扱うマルチメディアアプリケーションを利用する機会が近年ますます増えている．このためマルチメディアアプリケーションを効率良く処理できる低コスト，低消費電力かつ高性能なプロセッサの必要性が増してきている．このような要求を満たすアーキテクチャとして複数のプロセッサコアを1チップ上に搭載したチップマルチプロセッサアーキテクチャが，命令レベル以外の粗粒度タスク並列性，中粒度ループ並列性など複数レベル並列性も自然に引き出すことができ，集積度向上に対しスケーラブルな性能向上が得られるプロセッサアーキテクチャとして注目されている．しかしながら，チップマルチプロセッサアーキテクチャ上で効率の良い処理を行なうには，アプリケーションの特性を解析し，その並列性とデータローカリティを考慮しながらプログラムを適切な粒度のタスクに分割し，それらのタスクをバランス良くCPUに配置する並列化技術が不可欠である．本論文では，データを共有する粗粒度タスクの連続実行によりチップ内ローカルメモリを利用したデータの授受を行ない実行効率を向上させるデータローカライゼーション手法のMPEG2エンコーディングへの適用を提案し，OSCARチップマルチプロセッサ上で性能評価を行なう．評価の結果，提案手法は8プロセッサ利用時で従来のループ並列処理に対して1.64倍の性能が得られ，逐次実行に対しても6.82倍の速度向上が得られた．Recently, many people are getting to enjoy multimedia applications with image and audio processing on PCs, mobile phones and PDAs. For this situation, development of low cost, low power consumption and high performance processors for multimedia applications has been expected. To satisfy these demands, chip multiprocessor architectures which allows us to attain scalability using coarse grain level parallelism and loop level parallelism in addition to instruction level parallelism are attracting much attention. However, in order to extract much performance from chip multiprocessor architectures efficiently, highly sophisticated technique is required such as decomposing a program into adequate grain of tasks and assigning them onto processors considering parallelism and data locality of target applications. This paper describes a parallel processing scheme for MPEG2 encoding using data localization which improve execution efficiency assigning coarse grain tasks sharing same data on a same processor consecutively for a chip multiprocessor, and evaluate its performance. As the evaluation result on OSCAR CMP using 8 processors, proposed scheme gives us 1.64 times speedup against loop parallel processing, and 6.82 times speedup against sequential execution time.

    CiNii

  • データローカライゼーションを伴うMPEG2エンコーディングの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-156-3    2004年02月  [査読有り]

  • Millennium Project IT21 Advanced Parallelizing Compiler and Compiler Cooperative Chip Multiprocessor

    H. Kasahara

    The 4th VTC Seminar, NEC Soft    2004年02月  [査読有り]

  • Parallel Processing for MPEG2 Encoding using Data Localization

    Takeshi Kodaka, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2004-ARC-156-3    2004年02月  [査読有り]

  • Selective inline expansion for improvement of multi grain parallelism

    J Shirako, K Nagasawa, K Ishizaka, M Obata, H Kasahara

    Proceedings of the IASTED International Conference on Parallel and Distributed Computing and Networks     476 - 482  2004年  [査読有り]

    　概要を見る

    This paper proposes a selective procedure inlining scheme to improve a multi-grain parallelism, which hierarchically exploits the coarse grain task parallelism among loops, subroutines and basic blocks and near fine grain parallelism among statements inside a basic block in addition to the loop parallelism. Using the proposed scheme, the parallelism among, different layers(nested levels) can be exploited. In the evaluation using 103.su2cor, 107.mgrid and 125.turb3d in SPEC95FP benchmarks on 16 way IBM pSeries690 SMP server, the multi-,grain parallel processing with the proposed scheme gave us 3.65 to 5.34 times speedups against IBM XL Fortran compiler and 1.03 to 1.47 times speedups against conventional multi-grain parallelization.

  • Cache optimization for coarse grain task parallel processing using inter-array padding

    K Ishizaka, M Obata, H Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   2958   64 - 76  2004年  [査読有り]

    　概要を見る

    The wide use of multiprocessor system has been making automatic parallelizing compilers more important. To improve the performance of multiprocessor system more by compiler, multigrain parallelization is important. In multigrain parallelization, Coarse grain task parallelism among loops and subroutines and near fine grain parallelism among statements are used in addition to the traditional loop parallelism. In addition, locality optimization to use cache effectively is also important for the performance improvement. This paper describes inter-array padding to minimize cache conflict misses among macro-tasks with data localization scheme which decomposes loops sharing the same arrays to fit cache size and executes the decomposed loops consecutively on the same processor. In the performance evaluation on Sun Ultra 80(4pe), OSCAR compiler on which the proposed scheme is implemented gave us 2.5 times speedup against the maximum performance of Sun Forte compiler automatic loop parallelization at the average of SPEC CFP95 tomcatv, swim hydro2d and turb3d programs. Also, OSCAR compiler showed 2.1 times speedup on IBM RS/6000 44p-270(4pe) against XLF compiler.

  • Parallel processing using data localization for MPEG2 encoding on OSCAR chip multiprocessor

    T Kodaka, H Nakano, K Kimura, H Kasahara

    INNOVATIVE ARCHITECTURE FOR FUTURE GENERATION HIGH-PERFORMANCE PROCESSORS AND SYSTEMS, PROCEEDINGS     119 - 127  2004年  [査読有り]

    　概要を見る

    Currently, many people are enjoying multimedia applications with image and audio processing on PCs, PDAs, mobile phones and so on. With the popularization of the multimedia applications, needs for low cost, low power consumption and high performance processors has been increasing. To this end, chip multiprocessor architectures which allow us to attain scalable performance improvement by using multigrain parallelism are attracting much attention. However, in order to extract higher performance on a chip multiprocessor, more sophisticated software techniques are required, such as decomposing a program into adequate grain of tasks, assigning them onto processors considering parallelism, data locality optimization and so on. This paper describes a parallel processing scheme for MPEG2 encoding using data localization which improve execution efficiency assigning coarse grain tasks sharing same data on a same processor consecutively for a chip multiprocessor. The performance evaluation on OSCAR chip multiprocessor architecture shows that proposed scheme gives us 6.97 times speedup using 8 processors and 10.93 times speedup using 16 processors against sequential execution time respectively. Moreover, the proposed scheme gives us 1.61 times speedup using 8 processors and 2.08 times speedup using 16 processors against loop parallel processing which has been widely used for multiprocessor systems using the same number of processors.

  • Memory management for data localization on OSCAR chip multiprocessor

    H Nakano, T Kodaka, K Kimura, H Kasahara

    INNOVATIVE ARCHITECTURE FOR FUTURE GENERATION HIGH-PERFORMANCE PROCESSORS AND SYSTEMS, PROCEEDINGS     82 - 88  2004年  [査読有り]

    　概要を見る

    Chip Multiprocessor (CMP) architecture has attracting much attention as a next-generation microprocessor architecture and many kinds of CMP are widely being researched. However, CMP architectures several difficulties for effective use of memory, especially cache or local memory near a processor core. The authors have proposed OSCAR CMP architecture, which cooperatively works with multigrain parallelizing compiler which gives us much higher parallelism than instruction level parallelism or loop level parallelism and high productivity of application programs. To support the compiler optimization for effective use of cache or local memory, OSCAR CMP has local data memory (LDM) for processor private data and distributed shared memory (DSM) for synchronization and fine grain data transfers among processors, in addition to centralized shared memory (CSM) to support dynamic task scheduling. This paper proposes a static coarse grain task scheduling scheme for data localization using live variable analysis. Furthermore, remote memory data transfer scheduling scheme using information of live variable analysis is also described. The proposed scheme is implemented on OSCAR FORTRAN multigrain parallelizing compiler and is evaluated on OSCAR CMP using Tomcatv and Swim in SPEC CFP 95 benchmark.

  • Selective inline expansion for improvement of multi grain parallelism

    J Shirako, K Nagasawa, K Ishizaka, M Obata, H Kasahara

    Proceedings of the IASTED International Conference on Parallel and Distributed Computing and Networks     476 - 482  2004年  [査読有り]

    　概要を見る

    This paper proposes a selective procedure inlining scheme to improve a multi-grain parallelism, which hierarchically exploits the coarse grain task parallelism among loops, subroutines and basic blocks and near fine grain parallelism among statements inside a basic block in addition to the loop parallelism. Using the proposed scheme, the parallelism among, different layers(nested levels) can be exploited. In the evaluation using 103.su2cor, 107.mgrid and 125.turb3d in SPEC95FP benchmarks on 16 way IBM pSeries690 SMP server, the multi-,grain parallel processing with the proposed scheme gave us 3.65 to 5.34 times speedups against IBM XL Fortran compiler and 1.03 to 1.47 times speedups against conventional multi-grain parallelization.

  • SMPマシン上での粗粒度タスク並列処理におけるデータプリフェッチ手法

    宮本 孝道, 山口 高弘, 飛田 高雄, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2003-ARC-155-06   2003 ( 119 ) 63 - 68  2003年11月

    　概要を見る

    現在多くのサーバで使用されている主記憶共有型マルチプロセッサシステム（SMP）では，プロセッサの動作速度向上と共に，メモリアクセスオーバヘッドの増大が，プロセッサ毎にスケーラブルな性能向上を得るための大きな障壁となっている．本論文では，このメモリアクセスオーバヘッドを軽減しスケーラブルな性能向上を得るために、粗粒度タスクのデータローカライゼーション（データ分割）によっても取り除けなかったデータ転送をプリフェッチによりタスク処理とオーバラップさせることにより軽減させるスタティックスケジューリングを提案し，その性能を評価する．提案するアルゴリズムは，コンパイル時のスタティックスケジューリングを前提とし，今回評価に使用したv880用のプリフェッチディレクティブを挿入したOpenMP並列化Fortranを出力するものである．性能評価の結果，Sun Forteコンパイラの逐次処理プリフェッチなしの場合と比較すると，SPEC95fpのtomcatvでは8プロセッサで最大13.9倍，swinでは8プロセッサで最大22.3倍の速度向上を得るなど，スーパーリニアスピードアップが効率良く引き出せるだけでなく，Sun Forteコンパイラによる自動プリフェッチ命令挿入を用い同一プロセッサ台数で処理する場合どうしを比較してもtomcatvでは1プロセッサで1.11倍，8プロセッサで3.86倍，swimで1プロセッサで1.44倍，8プロセッサで1.85倍の速度向上が得られ，本手法の有効性が確認された。On the shared multi processor system used in current computing servers, the increase of memory access overhead with the speedup of CPU interfere to get the scalable performance improvement with the increase of the processors. In order to get scalable performance improvement, this paper proposes and evaluates the static scheduling algorithm which reduces the memory access overhead by using cache prefetch to overlap of data transfer and task processing. The proposed algorithm is used in static scheduling stage in a compiler, moreover the compiler generates a OpenMP pararellelized Fortran program with prefetch directive for SUN Forte compiler for Sun Fire V880 server. Performance evaluation shows that the proposed algorithm gave us super liner speedup with sequential processing without prefetching by Sun Forte compiler such as 13.9 times speedup on 8processors for SPEC95fp tomcatv program and 22.3 times speedup on 8 processors for SPEC95fp swim program. Futhermore, compared with automatic prefetching by SUN Forte compiler using the same number of processors, this algorithm shows that 1.1 times speedup on 1 processor, 3.86 times speedup on 8 processors for SPEC95fp tomcatv and 1.44 times speedup on 1processor, 1.85 times speedup on 8 processors for SPEC95fp swim.

    CiNii

  • SMPマシン上での粗粒度タスク並列処理におけるデータプリフェッチ手法

    宮本 孝道, 山口 高弘, 飛田 高雄, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2003-ARC-155-06    2003年11月  [査読有り]

  • The Data Prefetching of Coarse Grain Task Parallel Processing on Symmetric Multi Processor Machine

    Takamichi Miyamoto, Takahiro Yamaguchi, Takao Tobita, Kazuhisa Ishizaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2003-ARC-155-06    2003年11月  [査読有り]

  • Millennium Project IT21 Advanced Parallelizing Compiler

    H. Kasahara

    Information Processing Society of Japan Kansai Branch    2003年10月  [査読有り]

  • ミレニアムプロジェクトIT21 アドバンスト並列化コンパイラ

    笠原 博徳

    (社)情報処理学会 関西支部大会    2003年10月  [査読有り]

  • OSCAR CMP上でのスタティックスケジューリングを用いたデータローカライゼーション手法

    中野 啓史, 小高 剛, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2003-ARC-154-14   2003 ( 84 ) 79 - 84  2003年08月

    　概要を見る

    近年の集積度向上に伴い，1チップ上に複数のプロセッサを集積するチップマルチプロセッサ・アーキテクチャの実用化が進められている．筆者等はこれまで，1チップ上で複数粒度の並列性を階層的に組み合わせて利用するマルチグレイン並列処理を指向した，OSCARチップマルチプロセッサ(OSCAR CMP)を提案してきた．OSCARCMPはチップ内のプロセッサ・プライベートデータを格納するローカルデータメモリ(LDM)，プロセッサ間共有データを格納する2ポート構成の分散共有メモリ(DSM)を搭載し，コンパイラがデータ配置を適切に制御する．本稿では，データを共有するループやサブルーチン等の粗粒度タスクを同一プロセッサで連続的に実行することでデータローカリティ最適化を図るデータローカライゼーション手法の，OSCAR CMPに対する適用について述べる．さらに，OSCAR CMPにデータローカライゼーション手法を適用して評価した結果を，共有キャッシュアーキテクチャやスヌープキャッシュアーキテクチャと比較し，現在のOSCAR CMP用の単純なコード生成に対する改善点の考察も行う．Recently, chip multiprocessor architecture that contains multiple processors on a chip becomes popular approarch even in commercial area.The authors have proposed OSCAR chip multiprocessor(OSCAR CMP) that is simed at exploiting multiple grains of parallelim hierarchically from a sequeutial program on a chip. OSCAR CMP has local data memory (LDM) for processor private data and distributed shared memory having two ports for processor shared data to control data allocation by a compiler appropriatery. This paper describes data on a same processor cosecutively. In addition, OSCAR CMP using data localization scheme is compared with shared cache architecture and snooping cache architecture. Then, current naive code generation for OSCAR CMP is considered using evaluation results.

    CiNii

  • Parallel Processing on MPEG2 Encoding for OSCAR Chip Multiprocessor

    Takeshi Kodaka, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2003-ARC-154-10    2003年08月  [査読有り]

  • OSCAR CMP上でのスタティックスケジューリングを用いたデータローカライゼーション手法

    中野 啓史, 小高 剛, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2003-ARC-154-14    2003年08月  [査読有り]

  • OSCARマルチプロセッサシステム上でのMPEG2エンコーディングの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2003-ARC-154-10    2003年08月  [査読有り]

  • Millennium Project IT21 'Advanced Parallelizing Compiler' and Compiler Cooperative Chip Multiprocessor

    H. Kasahara

    The 2nd Super H Open Forum, Renesas Technology Corp. &amp; Hitachi Ltd.    2003年08月  [査読有り]

  • Data Localization Scheme using Static Scheduling on Chip Multiprocessor

    Hirofumi Nakano, Takeshi Kodaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2003-ARC-154-14    2003年08月  [査読有り]

  • ミレニアムプロジェクトIT21”アドバンスト並列化コンパイラ”とコンパイラ協調型チップマルチプロセッサ

    笠原 博徳

    ㈱ルネサステクノロジ、㈱日立製作所 第2回 Super H オープンフォーラム    2003年08月  [査読有り]

  • Static coarse grain task scheduling with cache optimization using OpenMP

    H Nakano, K Ishizaka, M Obata, K Kimura, H Kasahara

    INTERNATIONAL JOURNAL OF PARALLEL PROGRAMMING   31 ( 3 ) 211 - 223  2003年06月  [査読有り]

    　概要を見る

    Effective use of cache memory is getting more important with increasing gap between the processor speed and memory access speed. Also, use of multigrain parallelism is getting more important to improve effective performance beyond the limitation of loop iteration level parallelism. Considering these factors, this paper proposes a coarse grain task static scheduling scheme considering cache optimization. The proposed scheme schedules coarse grain tasks to threads so that shared data among coarse grain tasks can be passed via cache after task and data decomposition considering cache size at compile time. It is implemented on OSCAR Fortran multigrain parallelizing compiler and evaluated on Sun Ultra80 four-processor SMP workstation using Swim and Tomcatv from the SPEC fp 95. As the results, the proposed scheme gives us 4.56 times speedup for Swim and 2.37 times on 4 processors for Tomcatv respectively against the Sun Forte HPC Ver. 6 update 1 loop parallelizing compiler.

  • スタティックスケジューリングを用いたデータローカライゼーションにおける配列間パディング

    石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究会報告2003-ARC-153-11    2003年05月

  • スタティックスケジューリングを用いたデータローカライゼーションにおける配列間パディング

    石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究会報告2003-ARC-153    2003年05月  [査読有り]

  • Inter-Array Padding for Data Localization with Static Scheduling

    Kazuhisa Ishizaka, Motoki Obata, Hironori Kasahara

    Technical Report of IPSJ, 2003-ARC-153-11    2003年05月  [査読有り]

  • IT競争力強化に向けた産官学連携

    笠原博徳

    朝日新聞社企画 WASEDA.COM, オピニオン    2003年04月  [査読有り]  [招待有り]

  • マルチグレイン並列処理のための階層的並列性制御手法

    小幡 元樹, 白子 準, 神長 浩気, 石坂 一久, 笠原 博徳

    情報処理学会論文誌   44 ( 4 )  2003年04月  [査読有り]

  • 最先端の自動並列化コンパイラ技術

    笠原博徳

    情報処理学会誌   44 ( 4 ) 384 - 392  2003年04月  [査読有り]

    CiNii

  • ＩＴ競争力強化のための研究開発人材---経済産業省アドバンスト並列化コンパイラプロジェクトリーダ,JEITA及びSTARC産官学連携講座の経験を通して---

    笠原 博徳

    経済産業省 大臣官房 イノベーション・システムにおける研究開発人材に関する研究会    2003年04月  [査読有り]

  • Hierarchical Parallelism Control Scheme for Multigrain Parallelization

    Motoki Obata, Jun Shirako, Hiroki Kaminaga, Kazuhisa Ishizaka, Hironori Kasahara

    Trans. of IPSJ   44 ( 4 )  2003年04月  [査読有り]

  • Multigrain parallel processing on compiler cooperative OSCAR chip multiprocessor architecture

    K Kimura, T Kodaka, M Obata, H Kasahara

    IEICE TRANSACTIONS ON ELECTRONICS   E86C ( 4 ) 570 - 579  2003年04月  [査読有り]

    　概要を見る

    This paper describes multigrain parallel processing on OSCAR (Optimally SCheduled Advanced multiprocessoR) chip multiprocessor architecture. OSCAR compiler cooperative chip multiprocessor architecture aims at development of scalable, high effective performance and cost effective chip multiprocessor with ease of use by compiler supports. OSCAR chip multiprocessor architecture integrates simple single issue processors having distributed shared data memory for optimal, use of data locality over different loops and fine grain data transfer and synchronization, local data memory for private data recognized by compiler, and compiler controllable data transfer unit for overlapping data transfer to hide data transfer overhead. This OSCAR chip multiprocessor and OSCAR multigrain parallelizing compiler have been developed. simultaneously. Performance of multigrain parallel processing on OSCAR chip multiprocessor architecture is evaluated using SPEC fp 2000/95 benchmark suite. When microSPARC like single issue core is used, OSCAR chip multiprocessor architecture gives us 2.36 times speedup in fpppp, 2.64 times in su2cor, 2.88 times in turb3d, 2.98 times in hydro2d, 3.84 times in tomcatv, 3.84 times in mgrid and 3.97 times in swim respectively for four processors against single processor.

  • Collaboration of Industry, Government and Academia for IT Competitive Power Strengthening

    Hironori Kasahara

    Opinions, WASEDA.COM, Asahi Shimbunnsha    2003年04月  [査読有り]

  • R&amp;D Human Resource for Strengthening IT Competitive Power---From the experience of a Project Leader of METI Advanced Parallelizing Compiler Project and JEITA &amp; STARC Industry, Government and Academia Cooperative Lectures---

    H. Kasahara

    METI Minister's Secretariat Sig. on R&amp;D Human Resource for Innovation Systems    2003年04月  [査読有り]

  • Advanced Automatic Parallelizing Compiler Technology

    Hironori Kasahara

    IPSJ MAGAZINE   44 ( 4 ) 384 - 392  2003年04月  [査読有り]

  • 研究開発競争力強化に向けた産官学連携寄付講座：JEITA IT最前線

    笠原博徳

    早稲田大 学理工学部・大学院報「塔」78号    2003年03月  [査読有り]  [招待有り]

  • Industry, Government and Academia Collaborative Donated Course for R&amp;D Competitive Power Strengthening

    Hironori Kasahara

    Waseda University School of Science and Engineering, "Tower", No.78    2003年03月  [査読有り]

  • Coarse grain task parallel processing with cache optimization on shared memory multiprocessor

    K Ishizaka, M Obata, H Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   2624   352 - 365  2003年  [査読有り]

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    In multiprocessor systems, the gap between peak and effective performance has getting larger. To cope with this performance gap, it is important to use multigrain parallelism in addition to ordinary loop level parallelism. Also, effective use of memory hierarchy is important for the performance improvement of multiprocessor systems because the speed gap between processors and memories is getting larger. This paper describes coarse grain task parallel processing that uses parallelism among macro-tasks like loops and subroutines considering cache optimization using data localization scheme. The proposed scheme is implemented on OSCAR automatic multigrain parallelizing compiler. OSCAR compiler generates OpenMP FORTRAN program realizing the proposed scheme from a sequential FORTRAN77 program. Its performance is evaluated on IBM RS6000 SP 604e High Node 8 processors SMP machine using SPEC95fp tomcatv, swim, mgrid. In the evaluation, the proposed coarse grain task parallel processing scheme with cache optimization gives us up to 1.3 times speedup on 1PE, 4.7 times speedup on 4PE and 8.8 times speedup on 8PE compared with a sequential processing time.

  • チップマルチプロセッサ上での粗粒度タスク並列処理によるデータローカライゼーション

    中野 啓史, 小高 剛, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC2003-151-3(SHINING2003)   2003 ( 10 ) 13 - 18  2003年01月

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    近年，次世代のマイクロプロセッサアーキテクチャとして，複数のプロセッサコアを1チップ上に集積するチップマルチプロセッサ(CMP)が大きな注目を集め，研究及び実用化されている．これらのCMPアーキテクチャは，共有キャッシュ等のメモリアーキテクチャを採用しているが，依然として従来のマルチプロセッサシステムで大きな課題となっていたキャッシュやローカルメモリ等のプロセッサコア近接メモリの有効利用に関する問題を抱えている．一方，筆者等はマルチグレイン並列処理との協調動作による実効性能が高く価格性能比の良いコンピュータシステムの実現を目指して，OSCARCMPを提案している．このOSCAR CMPは，全てのプロセッサコアがアクセスできる集中共有メモリ(CSM)の他に，プロセッサコアのプライベートデータを格納するローカルデータメモリ(LDM)とプロセッサコア間の同期やデータ転送に使用する2ポートメモリ構成の分散共有メモリ(DSM) を持ち，これらのメモリをコンパイラが適切に使用するデータローカライゼーションを適用することにより，前述のプロセッサコア近接メモリの有効利用に関する問題に対処する．本稿では，FORTRAN プログラムをループ・サブルーチン・基本ブロックの3種類の粗粒度タスクに分割し，粗粒度タスク間の制御依存・データ依存を解析して並列性を抽出する粗粒度タスク並列処理において，配列の生死解析情報を用いて粗粒度タスクの並び替えを行うスタティックスケジューリングアルゴリズムについて述べる．さらに，スケジューリング後のタスクに，生死解析情報を用いてCSM--LDM間のデータ転送を適切に挿入する手法についても説明する．本データローカライゼーション手法を OSCAR FORTRAN マルチグレイン並列化コンパイラ上に実装しOSCAR CMP上で評価を行った結果，SPEC 95fp のTomcatvにおいて，CSMのレイテンシを20クロックとしたときに約1.3倍，40クロックとしたときに約1.6倍の速度向上がそれぞれ得られた．Recently, Chip Multiprocessor (CMP) architecture has attracted much attention as a next-generation microprocessor architecture, and many kinds of CMP have widely developed. However, these CMP architectures still have the problem of effective use of memory system nearby processor cores such as cache and local memory. On the other hand, the authors have proposed OSCAR CMP, which cooperatively works with multigrain parallel processing, to achieve high effective performance and good cost effectiveness. To overcome the problem of effective use of cache and local memory, OSCAR CMP has local data memory (LDM) for processor private data and distributed shared memory (DSM) having two ports for synchronization and data transfer among processor cores, in addition to centralized shared memory (CSM). The multigrain parallelizing compiler uses such memory architecture of OSCAR CMP with data localization scheme that fully uses compile time information. This paper proposes a coarse grain task static scheduling scheme considering data localization using live variable analysis. Furthermore, data transfer between CSM and LDM insertion scheme using information of live variable analysis is also described. This data localization scheme is implemented on OSCAR FORTRAN multigrain parallelizing compiler and is evaluated on OSCAR CMP using Tomcatv form SPEC fp 95 benchmark suite. As the results, the proposed scheme gives us about 1.3 times speedup using 20 clocks as the access latency of CSM, and about 1.6 times using 40 clocks as the access latency of CSM respectively against without data localization scheme.

    CiNii

  • マルチグレイン並列性向上のためのインライン展開手法

    白子 準, 長澤 耕平, 石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2003-151-2(SHINING2003)    2003年01月

  • チップマルチプロセッサ上での粗粒度タスク並列処理によるデータローカライゼーション

    中野 啓史, 小高 剛, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC2003-151-3(SHINING2003)    2003年01月  [査読有り]

  • マルチグレイン並列性向上のためのインライン展開手法

    白子 準, 長澤 耕平, 石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2003-151-2(SHINING2003)    2003年01月  [査読有り]

  • Data Localization using Coarse Grain Task Parallelization on Chip Multiprocessor

    Hirofumi Nakano, Takeshi Kodaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, ARC2003-151-3(SHINING2003)    2003年01月  [査読有り]

  • Multigrain parallel processing on OSCAR CMP

    K Kimura, T Kodaka, M Obata, H Kasahara

    INNOVATIVE ARCHITECTURE FOR FUTURE GENERATION HIGH-PERFORMANCE PROCESSORS AND SYSTEMS     56 - 65  2003年  [査読有り]

    　概要を見る

    It seems that Instruction Level Parallelism (ILP) approach, which has been used by various superscalar processors and VLIW processors for a long time, reaches its limitation of performance improvement. To obtain scalable performance improvement, cost effectiveness and high productivity even in the era of one billion transistors, the cooperative work between software and hardware is getting increasingly important. For this reason, the authors have developed OSCAR (Optimally SCheduled Advanced multiprocessoR) Chip Multiprocessor (OSCAR CMP) and OSCAR multigrain compiler simultaneously. To preserve the scalability in the future, OSCAR CMP has mechanisms for efficient use of parallelism and data locality, and for hiding data transfer overhead. These mechanisms can be fully controlled by the OSCAR multigrain compiler In this paper, the authors focus on multigrain parallel processing on OSCAR CMP, which enables us to exploit loop iteration level parallelism and coarse grain task parallelism in addition to ILP from the entire of a program. Performance of multigrain parallel processing on OSCAR CMP architecture is evaluated using SPEC fp 2000195 benchmark suite. When microSPARC like single issue core is used, OSCAR CMP gives us from 1.77 to 3.96 times speedup for four processors against single processor In addition, OSCAR CMP is compared with Sun UltraSPARC II like processor to evaluate cost effectiveness. As a result, OSCAR CMP gives us 1.66 times better performance on the average under the condition that OSCAR CMP and UltraSPARC II are built from almost same number of transistors.

  • OSCAR チップマルチプロセッサ上でのマルチグレイン並列処理

    木村 啓二, 小高 剛, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2002-150-7    2002年11月

  • OSCAR 型シングルチップマルチプロセッサにおける動きベクトル探索処理

    小高 剛, 鈴木 貴久, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC2002-150-6    2002年11月

  • OSCAR チップマルチプロセッサ上でのマルチグレイン並列処理

    木村 啓二, 小高 剛, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2002-150-7    2002年11月  [査読有り]

  • OSCAR 型シングルチップマルチプロセッサにおける動きベクトル探索処理

    小高 剛, 鈴木 貴久, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC2002-150-6    2002年11月  [査読有り]

  • Multigrain Parallel Processing on OSCAR Chip Multiprocessor

    Keiji Kimura, Takeshi Kodaka, Motoki Obata, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-150-7    2002年11月  [査読有り]

  • Multigrain Parallel Processing on Motion Vector Estimation for Single Chip Multiprocessor

    Takeshi Kodaka, Takahisa Suzuki, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-150-6    2002年11月  [査読有り]

  • Multigrain Parallelizing Compiler for Chip Multiprocessors to High Performance Severs

    H. Kasahara

    Intel ICRC, China    2002年11月  [査読有り]

  • A standard task graph set for fair evaluation of multiprocessor scheduling algorithms

    Takao Tobita, Hironori Kasahara

    Journal of scheduing, John Wiley &amp; Sons Ltd   5 ( 5 ) 379 - 394  2002年10月  [査読有り]

    CiNii

  • シングルチップマルチプロセッサにおけるJPEGエンコーディングのマルチグレイン並列処理

    小高 剛, 内田 貴之, 木村 啓二, 笠原 博徳

    情報処理学会ハイパフォーマンスコンピューティングシステム論文誌   43 ( Sig.6(HPS5) ) 153 - 62  2002年09月  [査読有り]

  • NEDO-1 アドバンスト並列化コンパイラ技術

    笠原 博徳

    情報処理学会・電子情報通信学会ＦＩＴ (Forum on Information Technology), 大型プロジェクト紹介（国家プロジェクト紹介）, 東工大 百年記念館フェライト会議室    2002年09月  [査読有り]

  • OSCAR Multigrain Parallelizing Compiler for Chip Multiprocessors to High Performance Severs

    H. Kasahara

    Polish-Japanese Institute of Information Technology (PJIIT) hosted by Prof. Marek Tudruj    2002年09月  [査読有り]

  • NEDO-1 Advanced Parallelizing Technology, IPSJ-IEICE FIT2002 (Forum on Information Technology), National Project Introduction

    H. Kasahara

       2002年09月  [査読有り]

  • ラインコンフリクトミスを考慮した粗粒度タスク間キャッシュ最適化

    石坂 一久, 中野 啓史, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2002-149-25(SWoPP2002)    2002年08月

  • Performance of OSCAR Multigrain Parallelizing Compiler on SMPs

    Motoki Obata, Jun Shirako, Kazuhisa Ishizaka, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-149-20(SWoPP2002)    2002年08月  [査読有り]

  • ラインコンフリクトミスを考慮した粗粒度タスク間キャッシュ最適化

    石坂 一久, 中野 啓史, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2002-149-25(SWoPP2002)    2002年08月  [査読有り]

  • SMPシステム上でのOSCARマルチグレイン並列化コンパイラの性能

    小幡 元樹, 石坂 一久, 白子 準, 笠原 博徳

    情報処理学会研究報告ARC2002-149-20(SWoPP2002)    2002年08月  [査読有り]

  • ミレニアムプロジェクトIT21アドバンスト並列化コンパイラにおけるマルチグレイン並列処理

    笠原 博徳

    自律分散システム研究会（名古屋大学）    2002年08月  [査読有り]

  • Cache Optimization among Coarse Grain Tasks considering Line Conflict Miss

    Kazuhisa Ishizaka, Hirofumi Nakano, Motoki Obata, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-149-25(SWoPP2002)    2002年08月  [査読有り]

  • Multigrain Parallel Processing in Millennium Project IT21 Advanced Parallelizing Compiler

    H. Kasahara

    Sig. on Autonomous Distributed Systems, Nagoya University hosted by Prof. Toshio Fukuda    2002年08月  [査読有り]

  • 並列処理階層自動決定手法を用いた粗粒度タスク並列処理

    白子 準, 神長 浩気, 近藤 巧章, 石坂 一久, 小幡 元樹, 笠原博徳

    情報処理学会研究報告ARC2002-148-4   2002 ( 37 ) 19 - 24  2002年05月

    　概要を見る

    チップマルチプロセッサからHPC まで幅広く使われているマルチプロセッサシステムの実効性能の向上 使い易さの向上のため 基本ブロック ループ、サブルーチン間の粗粒度並列処理・ループイタレーション間の中粒度並列処理・基本ブロック内ステートメント間の近細粒度並列処理を階層的に組合せ プログラム全域の並列性を利用するマルチグレイン並列処理が重要となっている.マルチグレイン並列処理において階層的に並列性を抽出し 効率よい並列実行を実現するためには 各々の階層(ネストレベル) の並列性に応じて 何台のプロセッサ あるいはプロセッサのグループ(プロセッサクラスタ)を割り当てるかを決定する必要がある. 本稿ではプログラム中の各階層の並列性を効果的に用いるための 各階層へ割り当てるべきプロセッサ数の決定手法を提案する。本手法の有効性を SMPサーバ IBM RS6000 PowerPC 604e High Node8プロセッサシステム上にて SPEC95FP ベンチマーク中8本を用いて評価を行った結果について述べる.For improvement performance and usablity of multiprocessor systems used from a chip multiprocessor to high performance computer, a multi-grain compilation scheme, which exploits coarse grain parallelism among loops, subroutines and basic blocks, conventional medium grain parallelism among loop-iterations in a Doall loop and near fine grain parallelism among statements inside a basic block, is important. In order to extract the parallelism of each layer(nest level) hierarchically and achieve a better performance in multi-grain parallel processing, it is necessary to determine how much processors or groups of processors(,or processor clusters) should be assigned to the layers, according to the parallelism of the target program layers. This paper proposes an automatic determination scheme of the number of processors to be assigned to each layer, to use the parallelism of each hierarchy in a program efficiently. Effectiveness of the proposed scheme is evaluated on IBM RS6000 SMP server with 8 processors using 8 programs of SPEC95FP.

    CiNii

  • SMPマシン上での粗粒度タスク並列処理オーバーへッドの解析

    和田 康孝, 中野 啓史, 木村 啓二, 小幡 元樹, 笠原博徳

    情報処理学会研究報告ARC2002-148-3    2002年05月

  • 世界トップのIT産業を担う技術と人材の育成

    笠原博徳

    早稲田大学広報誌 月刊 Campus Now 2002/5号    2002年05月  [査読有り]  [招待有り]

  • シングルチップマルチプロセッサにおける JPEGエンコーディングのマルチグレイン並列処理

    小高 剛, 内田 貴之, 木村 啓二, 笠原 博徳

    情報処理学会並列処理シンポジウム(JSPP2002)    2002年05月  [査読有り]

  • 並列処理階層自動決定手法を用いた粗粒度タスク並列処理

    白子 準, 神長 浩気, 近藤 巧章, 石坂 一久, 小幡 元樹, 笠原博徳

    情報処理学会研究報告ARC2002-148-4    2002年05月  [査読有り]

  • SMPマシン上での粗粒度タスク並列処理オーバーへッドの解析

    和田 康孝, 中野 啓史, 木村 啓二, 小幡 元樹, 笠原博徳

    情報処理学会研究報告ARC2002-148-3    2002年05月  [査読有り]

  • Upbringing of Technology and Human Resource Aiming at World Top IT Industry

    Hironori Kasahara

    Waseda Univ. Monthly Report "Campus Now" Vol.5, 2002    2002年05月  [査読有り]

  • Coarse Grain Task Parallel Processing with Automatic Determination Scheme of Parallel Processing Layer

    Jun Shirako, Hiroki Kaminaga, Noriaki Kondo, Kazuhisa Ishizaka, Motoki Obata, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-148-4    2002年05月  [査読有り]

  • Evaluation of Overhead with Coarse Grain Task Parallel Processing on SMP Machines

    Yasutaka Wada, Hirofumi Nakano, Keiji Kimura, Motoki Obata, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-148-3    2002年05月  [査読有り]

  • JPEG Encoding using Multigrain Parallel Processing on a Shingle Chip Multiprocessor

    Takeshi Kodaka, Takayuki Uchida, Keiji Kimura, Hironori Kasahara

    Joint Symposium on Parallel Processing 2002 (JSPP2002)    2002年05月  [査読有り]

  • 標準タスクグラフセットを用いた実行時間最小マルチプロセッサスケジューリングアルゴリズムの性能評価

    飛田 高雄, 笠原 博徳

    情報処理学会論文誌   43 ( 4 )  2002年04月  [査読有り]

  • 共有メモリマルチプロセッサ上でのキャッシュ最適化を考慮した粗粒度タスク並列処理

    石坂 一久, 中野 啓史, 八木 哲志, 小幡 元樹, 笠原 博徳

    情報処理学会論文誌   43 ( 4 )  2002年04月  [査読有り]

  • Coarse Grain Task Parallel Processing with Cache Optimization on Shared Memory Multiprocessor

    Kazuhisa Ishizaka, Hirofumi Nakano, Satoshi Yagi, Motoki Obata, Hironori Kasahara

    Trans. of IPSJ   43 ( 4 )  2002年04月  [査読有り]

  • 共有メモリマルチプロセッサ上でのデータローカライゼーション対象マクロタスク決定手法

    八木 哲志, 板垣 裕樹, 中野 啓史, 石坂 一久, 小幡 元樹, 吉田 明正, 笠原 博徳

    情報処理学会研究報告 ARC    2002年03月

  • 粗粒度並列性抽出のための解析時インライニングとフレキシブルクローニング

    熊澤 慎也, 石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告 ARC    2002年03月

  • 粗粒度並列性抽出のための解析時インライニングとフレキシブルクローニング

    熊澤 慎也, 石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告 ARC    2002年03月  [査読有り]

  • 共有メモリマルチプロセッサ上でのデータローカライゼーション対象マクロタスク決定手法

    八木 哲志, 板垣 裕樹, 中野 啓史, 石坂 一久, 小幡 元樹, 吉田 明正, 笠原 博徳

    情報処理学会研究報告 ARC    2002年03月  [査読有り]

  • An Analysis-time Procedure Inlining and Flexible Cloning Scheme for Coarse-grain Automatic Parallelizing Compilation

    Shin-ya Kumazawa, Kazuhisa Ishizaka, Motoki Obata, Hironori Kasahara

    Technical Report of IPSJ, ARC    2002年03月  [査読有り]

  • A Macrotask selection technique for Data-Localization Scheme on Shared-memory Multi-Processor

    Satoshi Yagi, Hiroki Itagaki, Hirofumi Nakano, Kazuhisa Ishizaka, Motoki Obata, Akimasa Yoshida, Hironori Kasahara

    Technical Report of IPSJ, ARC    2002年03月  [査読有り]

  • 商用SMP上での粗粒度タスク並列処理

    小幡 元樹, 石坂 一久, 神長 浩気, 中野 啓史, 吉田 明正, 笠原 博徳

    情報処理学会研究報告ARC-2002-146-10   2002 ( 9 ) 55 - 60  2002年02月

    　概要を見る

    本論文では，SPEC95ベンチマークとPerfect Clubベンチマークの5本のプログラムを用い，商用SMP上におけるOSCARマルチグレイン並列化コンパイラを用いた粗粒度並列処理の評価を行う．現在，サーバアーキテクチャの主流であるSMP上での自動並列化コンパイラを用いた並列処理では，ループレベル並列処理の性能が飽和状態に達しており，その限界を越えるため粗粒度タスク並列処理が研究されている．OSCAR FORTRAN コンパイラにおける粗粒度並列処理手法では，ソースプログラム中のサブルーチン・ループ・基本ブロック間の並列性を抽出し，各種SMP上で粗粒度タスク並列化を実現するために，OpenMPを用いたワンタイムシングルレベルスレッド生成手法を用いている．さらにSMPで問題になる共有メモリアクセスオーバヘッドを軽減するため，複数タスク間での共有データの授受にキャッシュを最大限利用しようとするデータローカライゼーション手法を併用することで，さらに性能を向上させることができる．これらの技術を用いて，本論文では商用SMPサーバ IBM RS6000 SP 604e High Node，SMPワークステーションSUN Ultra80 での粗粒度並列化の性能評価を行った．その結果，粗粒度並列処理は，スレッド管理オーバヘッド，メモリアクセスオーバヘッドの軽減により既存のループ自動並列化コンパイラの性能を5つのアプリケーションにおいて60%から430%上回ることが確認された．This paper evaluates performance of coarse grain task parallel processing using OSCAR Multigrain Parallelizing Compiler for five applications from SPEC95FP and Perfect Club benchmarks on commercial SMP machines.The coarse grain task parallel processing is important to improve the effective performance of SMP machines beyond the limit of the loop parallelism. In this OSCAR compiler, One-time Single Level Thread Generation scheme using OpenMP API and a data localization scheme are used to realize coarse grain task parallelization efficiently on various SMP machines. The evaluation shows that the coarse grain parallel processing gives us 60-430% larger speed up than the automatic loop parallelizing compiler for the five applications by the reduction of overheads of thread management and shared memory access on SMP server IBM RS6000 SP 604e High Node and SMP workstation SUN Ultra80.

    CiNii

  • OSCAR型シングルチップマルチプロセッサ上でのJPEGエンコーディングプログラムのマルチグレイン並列処理

    小高 剛, 内田 貴之, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC-2002-146-4   2002 ( 9 ) 19 - 24  2002年02月

    　概要を見る

    近年のJPEG MPEGなどを用いたマルチメディアコンテンツの増加に伴い，これらマルチメディアアプリケーションを効率良く処理できる低コストかつ低消費電力のプロセッサの開発が望まれている．特に，簡素なプロセッサコアを複数搭載したシングルチップマルチプロセッサアーキテクチャは最も有望なアプローチとして注目され研究・開発がなされている．本論文では，OSCAR型メモリアーキテクチャシングルチップマルチプロセッサ上でのJPEGエンコーディングプログラムのマルチグレイン並列処理手法を提案すると共に，提案手法を適用したJPEGエンコーディングプログラムのOSCAR型メモリアーキテクチャシングルチップマルチプロセッサ上で評価を行なった．その結果，シンプルなシングルイシュープロセッサを4基搭載したOSCAR型シングルチップマルチプロセッサでは，逐次実行に対して約3.59倍の性能向上が得られ，ほぼ同程度のトランジスタ数であると考えられるUltraSPARC-II相当の4イシュースーパースカラプロセッサをコアとしたアーキテクチャに対しても約2.87倍の性能向上が得られた．With the recent increase of multimedia contests using JPEG and MPEG, low cost, low power consumption and high performance processors for multimedia have been expected. Particularly, single chip multiprocessor architecture having simple processor cores is attracting much attention to develop such processors. This paper describes multigrain parallel processing scheme for a JPEG encoding program for OSCAR type single chip multiprocessor and its performance. The evaluation shows an OSCAR type single chip multiprocessor having four single-issue simple processor cores gave us 3.59 times speed-up than sequencial execution and 2.87 times speed-up than OSCAR type single chip multiprocessor that has a four-issue UltraSPARC-II type super-scaler processor core.

    CiNii

  • シングルチップマルチプロセッサにおけるマルチグレイン並列処理

    内田 貴之, 木村 啓二, 小高 剛, 笠原 博徳

    情報処理学会研究報告ARC-2002-146-5   2002 ( 9 ) 13 - 18  2002年02月

    　概要を見る

    半導体集積度の向上と共にチップ上の資源の有効利用によるスケーラブルな性能向上を目指す 次世代マイクロプロセッサアーキテクチャおよびそのソフトウェア技術（特にコンパイラ技術）の開発が求められている.このような次世代マイクロプロセッサアーキテクチャとしては 従来のスーパースカラ VLIWのような命令レベル並列性のみでなく 異なる粒度の並列性を階層的に組合せプログラム全体より並列性を抽出できるマルチグレイン並列処理を実現するシングルチップマルチプロセッサ（SCM）が実効性能を高め集積度向上に対しスケーラブルな性能向上が可能なアーキテクチャとして有望であると考えられる．本論文では SPEC2000fp及びSPEC95fpより5本のプログラムに対しマルチグレイン並列処理を適用し SCMの性能評価を行った.その結果 4プロセッサを搭載したSCMはマルチグレイン並列処理により1プロセッサの場合に対して1.4?3.8倍の速度向上が得られることが確かめられた.With the advances in semiconductor integration technology, efficient use of transisors on a chip and scalable performance improvement have been demanded. To satisfy this demand, many researches on next generation microprocessor architectures and its software, especially compilers, have been performed. In these next generation microprocessor architectures, a single chip multiprocessor(SCM) using multigrain parallel processing, which hierarchically exploits different level of parallelism from the whole program, is one of the most promising architectures. This paper evaluates performance of the SCM architectures for multigrain parallel processing, using five application programs from SPEC2000fp and SPEC95fp. The evaluation shows that a four-processor cores SCM using multigrain parallel processing gives us 1.4 to 3.8 times larger speed up against a simple processor.

    CiNii

  • シングルチップマルチプロセッサにおけるマルチグレイン並列処理

    内田 貴之, 木村 啓二, 小高 剛, 笠原 博徳

    情報処理学会研究報告ARC-2002-146-5    2002年02月  [査読有り]

  • OSCAR型シングルチップマルチプロセッサ上でのJPEGエンコーディングプログラムのマルチグレイン並列処理

    小高 剛, 内田 貴之, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC-2002-146-4    2002年02月  [査読有り]

  • 商用SMP上での粗粒度タスク並列処理

    小幡 元樹, 石坂 一久, 神長 浩気, 中野 啓史, 吉田 明正, 笠原 博徳

    情報処理学会研究報告ARC-2002-146-10    2002年02月  [査読有り]

  • Multigrain Parallel Processing for JPEG Encoding Program on an OSCAR type Single Chip Multiprocessor

    Takeshi Kodaka, Takayuki Uchida, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-146-4    2002年02月  [査読有り]

  • Multigrain Parallel Processing on Single Chip Multiprocessor

    Takayuki Uchida, Takeshi Kodaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-146-3    2002年02月  [査読有り]

  • Coarse Grain Task Parallel Processing on Commercial SMPs

    Motoki Obata, Kazuhisa Ishizaka, Hiroki Kaminaga, Hirofumi Nakano, Akimasa Yoshida, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-146-10    2002年02月  [査読有り]

  • Static coarse grain task scheduling with cache optimization using openMP

    Hirofumi Nakano, Kazuhisa Ishizaka, Motoki Obata, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   2327   479 - 489  2002年  [査読有り]

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    Effective use of cache memory is getting more important with increasing gap between the processor speed and memory access speed. Also, use of multigrain parallelism is getting more important to improve effective performance beyond the limitation of loop iteration level parallelism. Considering these factors, this paper proposes a coarse grain task static scheduling scheme considering cache optimization. The proposed scheme schedules coarse grain tasks to threads so that shared data among coarse grain tasks can be passed via cache after task and data decomposition considering cache size at compile time. It is implemented on OSCAR Fortran multigrain parallelizing compiler and evaluated on Sun Ultra80 four-processor SMP workstation, using Swim and Tomcatv from the SPEC fp 95. As the results, the proposed scheme gives us 4.56 times speedup for Swim and 2.37 times on 4 processors for Tomcatv respectively against the Sun Forte HPC 6 loop parallelizing compiler. © 2002 Springer Berlin Heidelberg.

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    (Scopus)

  • Multigrain parallel processing for JPEG encoding on a single chip multiprocessor

    T Kodaka, K Kimura, H Kasahara

    INTERNATIONAL WORKSHOP ON INNOVATIVE ARCHITECTURE FOR FUTURE GENERATION HIGH-PERFORMANCE PROCESSORS AND SYSTEMS     57 - 63  2002年  [査読有り]

    　概要を見る

    With the recent increase of multimedia contents using JPEG and MPEG, low cost, low power consumption and high performance processors for multimedia application have been expected. Particularly, single chip multiprocessor architecture having simple processor cores that will attain good scalability and cost effectiveness is attracting much attention. To exploit full performance of single chip multiprocessor architecture, multigrain parallel processing, which exploits coarse grain task parallelism, loop parallelism and instruction level parallelism, is attractive. This paper describes a multigrain parallel processing scheme for the JPEG encoding on a single chip multiprocessor and its performance. The evaluation shows an OSCAR type single chip multiprocessor having four single-issue simple processor cores gave us 3.59 times speed-up against sequential execution time.

  • 自動並列化コンパイラ協調型シングルチップ・マルチプロセッサの研究

    笠原 博徳

    JEITA/EDS Fair 2002    2002年01月  [査読有り]

  • Automatic Parallelizing Compiler Cooperative Single Chip Multiprocessor

    Hironori Kasahara

    JEITA/EDS Fair 2002    2002年01月  [査読有り]

  • Humanoid Robots in Waseda University---Hadaly-2 and WABIAN

    S Hashimoto, S Narita, H Kasahara, K Shirai, T Kobayashi, A Takanishi, S Sugano, J Yamaguchi, H Sawada, H Takanobu, K Shibuya, T Morita, T Kurata, N Onoe, K Ouchi, T Noguchi, Y Niwa, S Nagayama, H Tabayashi, Matsui, I, M Obata, H Matsuzaki, A Murasugi, T Kobayashi, S Haruyama, T Okada, Y Hidaki, Y Taguchi, K Hoashi, E Morikawa, Y Iwano, D Araki, J Suzuki, M Yokoyama, Dawa, I, D Nishino, S Inoue, T Hirano, E Soga, S Gen, T Yanada, K Kato, S Sakamoto, Y Ishii, S Matsuo, Y Yamamoto, K Sato, T Hagiwara, T Ueda, N Honda, K Hashimoto, T Hanamoto, S Kayaba, T Kojima, H Iwata, H Kubodera, R Matsuki, T Nakajima, K Nitto, D Yamamoto, Y Kamizaki, S Nagaike, Y Kunitake, S Morita

    Autonomous Robots, 2002Kluwer Academic Publishers. Manufactured in The Netherlands   12 ( 1 ) 25 - 38  2002年01月  [査読有り]

  • Multigrain parallel processing for JPEG encoding on a single chip multiprocessor

    T. Kodaka, K. Kimura, H. Kasahara

    Proceedings of the Innovative Architecture for Future Generation High-Performance Processors and Systems   2002-   57 - 63  2002年  [査読有り]

    　概要を見る

    With the recent increase of multimedia content using JPEG and MPEG, low cost, low power consumption and high performance processors for multimedia application are desirable. In particular, single chip multiprocessor architecture having simple processor cores that will attain good scalability and cost effectiveness is attracting much attention. To exploit full performance of single chip multiprocessor architecture, multigrain parallel processing, which exploits coarse grain task parallelism, loop parallelism and instruction level parallelism, is attractive. This paper describes a multigrain parallel processing scheme for JPEG encoding on a single chip multiprocessor and its performance. The evaluation shows that an OSCAR type single chip multiprocessor having four single-issue simple processor cores gave a 3.59 times speed-up against sequential execution time.

    DOI

    Scopus

    12
    被引用数
    (Scopus)

  • Multigrain automatic parallelization in Japanese Millennium Project IT21 Advanced Parallelizing Compiler

    H Kasahara, M Obata, K Ishizaka, K Kimura, H Kaminaga, H Nakano, K Nagasawa, A Murai, H Itagaki, J Shirako

    PAR ELEC 2002: INTERNATIONAL CONFERENCE ON PARALLEL COMPUTING IN ELECTRICAL ENGINEERING     105 - 111  2002年  [査読有り]

    　概要を見る

    This paper describes OSCAR multigrain parallelizing compiler which has been developed in Japanese Millennium Project IT21 "Advanced Parallelizing Compiler" project and its performance on SMP machines. The compiler realizes multigrain parallelization for chip-multiprocessors to high-end servers. It hierarchically exploits coarse grain task parallelism among loops, subroutines and basic blocks and near fine grain parallelism among statements inside a basic block in addition to loop parallelism. Also, it globally optimizes cache use over different loops, or coarse grain tasks, based on data localization technique to reduce memory access overhead Current performance of OSCAR compiler for SPEC95fp is evaluated on different SMPs. For example, it gives us 3.7 times speedup for HYDRO2D, 1.8 times for SWIM, 1.7 times for SU2COR, 2.0 times for MGRID, 3.3 times for TURB3D on 8 processor IBM RS6000, against XL Fortran compiler ver:7.1 and 4.2 times speedup for SWIM and 2.2 times speedup for TURB3D on 4 processor Sun Ultra80 workstation against Forte6 update 2.

  • キャッシュ最適化を考慮したマルチプロセッサシステム上での粗粒度タスクスタティックスケジューリング手法

    中野 啓史, 石坂 一久, 小幡 元樹, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC-2001-140-12    2001年08月

  • シングルチップマルチプロセッサ上でのマルチメディアアプリケーションの近細粒度並列処理

    小高 剛, 宮下 直久, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC-2001-140-11    2001年08月

  • キャッシュ最適化を考慮したマルチプロセッサシステム上での粗粒度タスクスタティックスケジューリング手法

    中野 啓史, 石坂 一久, 小幡 元樹, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC-2001-140-12   2001 ( 76 ) 67 - 72  2001年08月  [査読有り]

    CiNii

  • シングルチップマルチプロセッサ上でのマルチメディアアプリケーションの近細粒度並列処理

    小高 剛, 宮下 直久, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC-2001-140-11    2001年08月  [査読有り]

  • Future of Automatic Parallelizing Compiler

    H. Kasahara

    The 14th International Workshop on Languages and Compilers for Parallel Computing (LCPC'01) Panel: Future of Languages and Compilers, Kentucky    2001年08月  [査読有り]

  • A Static Scheduling Scheme for Coarse Grain Tasks considering Cache Optimization on SMP

    Hirofumi Nakano, Kazuhisa Ishizaka, Motoki Obata, Hironori Kasahara

    IPSJ SIG Notes 2001-ARC-144-12    2001年08月  [査読有り]

  • Near Fine Grain Parallel Processing on Multimedia Application for Single Chip Multiprocessor

    Takeshi Kodaka, Naohisa Miyashita, Keiji Kimura, Hironori Kasahara

    IPSJ SIG Notes 2001-ARC-144-11    2001年08月  [査読有り]

  • A Data Localization Scheme for Coarse Grain Task Parallel Processing on Shared Memory Multiprocessors

    Akimasa Yoshida, Satoshi Yagi, Hironori Kasahara

    Proc. of IEEE International Workshop on Advanced Compiler Technology for High Performance and Embedded Systems     111 - 118  2001年07月  [査読有り]

    CiNii

  • OSCAR Single Chip Multiprocessor and Multigrain Parallelizing Compiler

    H. Kasahara

    IEEE International Workshop on Advanced Compiler Technology for High Performance and Embedded Systems (IWACT 2001) Panel : New Architecture and Their Compilers, Romania    2001年07月  [査読有り]

  • Automatic Coarse Grain Task Parallel Processing Using OSCAR Multigrain Parallelizing Compiler

    Motoki Obata, Kazuhisa Ishizaka, Hironori Kasahara

    Ninth International Workshop on Compilers for Parallel Computers(CPC 2001)     173 - 182  2001年06月  [査読有り]

  • 近細粒度並列処理用シングルチップマルチプロセッサにおけるプロセッサコアの評価

    木村 啓二, 加藤 孝幸, 笠原 博徳

    情報処理学会論文誌   42 ( 4 ) 692 - 703  2001年04月  [査読有り]

    CiNii

  • 共有メモリマルチプロセッサシステム上での粗粒度タスク並列処理

    笠原 博徳, 小幡 元樹, 石坂 一久

    情報処理学会論文誌   42 ( 4 )  2001年04月  [査読有り]

    CiNii

  • メタスケジューリング--自動並列分散処理の試み

    小出 洋, 笠原 博徳

    bit、共立出版   33 ( 4 ) 10 - 14  2001年04月  [査読有り]

    J-GLOBAL

  • Meta-scheduling -- Trial for Automatic Distributed Computing

    Hiroshi Koide, Hironori Kasahara

    bit, Kyoritsu Shuppan   33 ( 4 ) 10 - 14  2001年04月  [査読有り]

  • Evaluation of Processor Core Architecture for Single Chip Multiprocessor with Near Fine Grain Parallel Processing

    Keiji Kimura, Takayuki Kato, Hironori Kasahara

    Trans. of IPSJ   42 ( 4 ) 692 - 703  2001年04月  [査読有り]

  • Coarse Grain Task Parallel Processing on a Shared Memory Multiprocessor System

    Hironori Kasahara, Motoki Obata, Kazuhisa Ishizaka

    Trans. of IPSJ   42 ( 4 )  2001年04月  [査読有り]

  • 資源情報サーバにおける資源情報予測の評価

    小出 洋, 山岸 信寛, 武宮 博, 笠原 博徳

    情報処理学会論文誌   42 ( SIG03 ) 65 - 73  2001年03月  [査読有り]

    J-GLOBAL

  • 標準タスクグラフセットを用いたデータ転送オーバーへッドを考慮したスケジューリングアルゴリズムの性能評価

    山口 高弘, 田中 雄一, 飛田 高雄, 笠原 博徳

    情報処理学会第62回全国大会   2Q-01  2001年03月  [査読有り]

  • 近細粒度並列処理に適したシングルチップマルチプロセッサのメモリアーキテクチャの評価

    松元 信介, 木村 啓二, 笠原 博徳

    情報処理学会第62回全国大会   4P-01  2001年03月  [査読有り]

  • 異機種分散計算機環境におけるOSCARマルチグレイン並列化コンパイラを用いたメタスケジューリング手法

    林 拓也, 茂田 有己光, 小出 洋, 飛田 高雄, 笠原 博徳

    情報処理学会第62回全国大会   3R-01 ( 1 )  2001年03月  [査読有り]

    J-GLOBAL

  • メモリ容量を考慮したプレロード・ポストストアスケジューリングアルゴリズムの評価

    田中 崇久, 舟山 洋央, 飛田 高雄, 笠原 博徳

    情報処理学会第62回全国大会   4R-03  2001年03月  [査読有り]

  • マルチメディアアプリケーションのシングルチップマルチプロセッサ上での近細粒度並列処理

    小高 剛, 木村 啓二, 宮下 直久, 笠原 博徳

    情報処理学会第62回全国大会   3P-08  2001年03月  [査読有り]

  • マルチプロセッサシステム上でのキャッシュ最適化を考慮した粗粒度タスクスタティックスケジューリング手法

    中野 啓史, 石坂 一久, 小幡 元樹, 木村 啓二, 笠原 博徳

    情報処理学会第62回全国大会   4R-02  2001年03月  [査読有り]

  • マルチグレイン並列処理用シングルチップマルチプロセッサにおけるデータ転送ユニットの検討

    宮下 直久, 木村 啓二, 小高 剛, 笠原 博徳

    情報処理学会第62回全国大会   4P-02  2001年03月  [査読有り]

  • データマイニングツールdataFORESTを用いた異機種分散計算機環境におけるプロセッサ負荷予測

    茂田 有己光, 林 拓也, 小出 洋, 鹿島 亨, 筒井 宏明, 笠原 博徳

    情報処理学会第62回全国大会   3R-02 ( 1 )  2001年03月  [査読有り]

    J-GLOBAL

  • OSCARマルチグレイン並列化コンパイラとシングルチップ・マルチプロセッサ

    笠原 博徳

    京都大学大型計算機センター研究開発部第66回研究セミナー    2001年03月  [査読有り]

  • OSCAR Multigrain Parallelizing Compiler and Single Chip Multiprocessor

    H. Kasahara

    Data Processing Center, Kyoto University    2001年03月  [査読有り]

  • Automatic coarse grain task parallel processing on SMP using openMP

    Hironori Kasahara, Motoki Obata, Kazuhisa Ishizaka

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   2017   189 - 207  2001年  [査読有り]

    　概要を見る

    This paper proposes a simple and efficient implementation method for a hierarchical coarse grain task parallel processing scheme on a SMP machine. OSCAR multigrain parallelizing compiler automatically generates parallelized code including OpenMP directives and its performance is evaluated on a commercial SMP machine. The coarse grain task parallel processing is important to improve the effective performance of wide range of multiprocessor systems from a single chip multiprocessor to a high performance computer beyond the limit of the loop parallelism. The proposed scheme decomposes a Fortran program into coarse grain tasks, analyzes parallelism among tasks by “Earliest Executable Condition Analysis” considering control and data dependencies, statically schedules the coarse grain tasks to threads or generates dynamic task scheduling codes to assign the tasks to threads and generates OpenMP Fortran source code for a SMP machine. The thread parallel code using OpenMP generated by OSCAR compiler forks threads only once at the beginning of the program and joins only once at the end even though the program is processed in parallel based on hierarchical coarse grain task parallel processing concept. The performance of the scheme is evaluated on 8-processor SMP machine, IBM RS6000 SP 604e High Node, using a newly developed OpenMP backend of OSCAR multigrain compiler. The evaluation shows that OSCAR compiler with IBM XL Fortran compiler version 5.1 gives us 1.5 to 3 times larger speedup than the native XL Fortran compiler for SPEC 95fp SWIM, TOMCATV, HYDRO2D, MGRID and Perfect Benchmarks ARC2D.

    DOI

    Scopus

    14
    被引用数
    (Scopus)

  • 特集：並列処理

    笠原 博徳

    情報処理学会論文誌   42 ( 4 ) 651 - 920  2001年  [査読有り]

    CiNii

  • SMP上でのデータ依存マクロタスクグラフのデータローカライゼーション手法

    吉田 明正, 八木 哲志, 笠原 博徳

    情報処理学会研究報告ARC-141-6    2001年01月

  • 共有メモリマルチプロセッサシステム上での粗粒度タスク並列実現手法の評価

    石坂 一久, 八木 哲志, 小幡 元樹, 吉田 明正, 笠原 博徳

    情報処理学会研究報告ARC-141-7    2001年01月

  • 共有メモリマルチプロセッサシステム上での粗粒度タスク並列実現手法の評価

    石坂 一久, 八木 哲志, 小幡 元樹, 吉田 明正, 笠原 博徳

    情報処理学会研究報告ARC-141-7    2001年01月  [査読有り]

  • SMP上でのデータ依存マクロタスクグラフのデータローカライゼーション手法

    吉田 明正, 八木 哲志, 笠原 博徳

    情報処理学会研究報告ARC-141-6    2001年01月  [査読有り]

  • アドバンスト並列化コンパイラ技術研究開発の概要

    笠原 博徳

    経済産業省・NEDOミレニアムプロジェクト, 日本情報処理開発協会先端情報技術研究所    2001年01月  [査読有り]

  • Evaluation of coarse grain task parallel processing on the shared memory multiprocessor system

    Kazuhisa Ishizaka, Satoshi Yagi, Motoki Obata, Akimasa Yoshida, Hironori Kasahara

    Technical Report of IPSJ, ARC-141-7    2001年01月  [査読有り]

  • A Data-Localization Scheme for Macrotask-Graph with Data Dependencies on SMP

    Akimasa Yoshida, Satoshi Yagi, Hironori Kasahara

    Technical Report of IPSJ, ARC-141-6    2001年01月  [査読有り]

  • Evaluation of Single Chip Multiprocessor Core Architecture with Near Fine Grain Parallel Processing

    Keiji Kimura, Hironori Kasahara

    Proc. of International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA'01)    2001年01月  [査読有り]

  • Overview of METI/NEDO Millennium Project 'Advanced Parallelizing Compiler'

    H. Kasahara

    Japan Information Processing Development Center Research Institute for Advanced Information Technology    2001年01月  [査読有り]

  • OSCAR Multigrain Parallelizing Compiler and Single Chip Multiprocessor

    H. Kasahara

    University of Illinois at Urbana-Champaign, Hosted by Prof. David Padua, USA    2000年11月  [査読有り]

  • Coarse-grain Task Parallel Processing using the OpenMP backend of the OSCAR Multigrain Parallelizing Compiler

    Kazuhisa Ishizaka, Hironori Kasahara, Motoki Obata

    Proc. of Third International Symposium, ISHPC 2000     352 - 365  2000年10月  [査読有り]

  • Multigrain Parallel Processing Model for Future Single Chip Multiprocessor Systems

    H. Kasahara

    ISHPC2000, Panel "Programming Models for New Architectures"    2000年10月  [査読有り]

  • 資源情報サーバにおける資源情報予測の評価

    小出 洋, 山岸 信寛, 武宮 博, 笠原 博徳

    情報処理学会研究報告ARC(SWoPP2000)   42 ( SIG3(PRO10) )  2000年08月  [国内誌]

    担当区分：最終著者

    J-GLOBAL

  • 近細粒度並列処理用シングルチップマルチプロセッサにおけるプロセッサコアの構成

    木村 啓二, 内田 貴之, 加藤 孝幸, 笠原 博徳

    情報処理学会研究報告ARC-139-16(SWoPP2000)    2000年08月

  • OpenMPを用いた粗粒度タスク並列処理

    石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC-139-32(SWoPP2000)    2000年08月

  • OpenMPを用いた粗粒度タスク並列処理現

    石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC-139-32(SWoPP2000)    2000年08月  [査読有り]

  • 近細粒度並列処理用シングルチップマルチプロセッサにおけるプロセッサコアの構成

    木村 啓二, 内田 貴之, 加藤 孝幸, 笠原 博徳

    情報処理学会研究報告ARC-139-16(SWoPP2000)    2000年08月  [査読有り]

  • Coarse Grain Task Parallel Processing with OpenMP API

    Kazuhisa Ishizaka, Motoki Obata, Hironori Kasahara

    Technical Report of IPSJ, ARC-139-32    2000年08月  [査読有り]

  • Processor Core Architecture of Single Chip Multiprocessor for Near Fine Grain Parallel Processing

    Keiji Kimura, Takayuki Uhida, Takayuki Kato, Hironori Kasahara

    Technical Report of IPSJ, ARC-139-16    2000年08月  [査読有り]

  • 標準タスクグラフセットを用いたマルチプロセッサスケジューリングアルゴリズムの性能評価

    飛田 高雄, 笠原 博徳

    情報処理学会2000年記念並列処理シンポジウム(JSPP2000)論文集     131 - 138  2000年05月  [査読有り]

  • メタスケジューリングのための資源情報サーバの構築

    小出 洋, 山岸 信寛, 武宮 博, 林 拓也, 引田 雅之, 笠原 博徳

    計算工学講演会論文集   5  2000年05月  [査読有り]

  • Performance Evaluation of Multiprocessor Scheduling Algorithms Using Standard Task Graph Set

    T. Tobita, H. Kasahara

    Joint Symposium on Parallel Processing 2000 (JSPP2000)     131 - 138  2000年05月  [査読有り]

  • マルチグレイン自動並列化のための解析時インライニング

    吉井 謙一郎, 松井 巌徹, 小幡 元樹, 熊澤 慎也, 笠原 博徳

    情報処理学会ARC研究会/HPC研究会    2000年03月

  • 配列間接アクセスを用いないコード生成法による電子回路シミュレーションの高速化とその並列処理

    間中 邦之, 刑部 亮, 前川 仁孝, 笠原 博徳

    情報処理学会ARC研究会/HPC研究会    2000年03月

  • 配列間接アクセスを用いないコード生成法による電子回路シミュレーションの高速化

    間中 邦之, 刑部 亮, 前川 仁孝, 笠原 博徳

    情報処理学会第60回全国大会   5H-08  2000年03月  [査読有り]

  • 解析時インライニングを用いたマルチグレイン自動並列化手法

    吉井 謙一郎, 松井 巌徹, 小幡 元樹, 熊澤 慎也, 笠原 博徳

    情報処理学会第60回全国大会   4J-03  2000年03月  [査読有り]

  • メモリ容量を考慮したデータプレロード・マルチプロセッサスケジューリング

    増田 高史, 飛田 高雄, 舟山 洋央, 笠原博徳

    情報処理学会第60回全国大会   4J-06  2000年03月  [査読有り]

  • マルチグレイン並列処理における階層的並列処理のためのプロセッサクラスタリング決定手法

    山本 正行, 山本 晃正, 小幡 元樹, 笠原 博徳

    情報処理学会第60回全国大会   4J-05  2000年03月  [査読有り]

  • データ依存のみを持つ任意形状のマクロタスクグラフに対するデータローカライゼーション手法

    成清暁博, 八木哲志, 松崎秀則, 小幡元樹, 吉田明正, 笠原博徳

    情報処理学会第60回全国大会   4J-02  2000年03月  [査読有り]

  • シングルチップマルチプロセッサの近細粒度並列処理に対する性能評価

    加藤 考幸, 尾形 航, 木村 啓二, 内田 貴之, 笠原 博徳

    情報処理学会第60回全国大会   4J-07  2000年03月  [査読有り]

  • SMP上での有限要素・境界要素法併用法による電磁界解析アプリケーション並列処理

    金子 大作, 小幡 元樹, 若尾 真治, 小貫 天, 笠原 博徳

    情報処理学会第60回全国大会   5H-07  2000年03月  [査読有り]

  • OpenMPを用いたマルチグレイン並列処理の実現

    石坂 一久, 小幡 元樹, 瀧 康太郎, 笠原 博徳

    情報処理学会第60回全国大会   4J-04  2000年03月  [査読有り]

  • 配列間接アクセスを用いないコード生成法による電子回路シミュレーションの高速化とその並列処理

    間中 邦之, 刑部 亮, 前川 仁孝, 笠原 博徳

    情報処理学会ARC研究会/HPC研究会    2000年03月  [査読有り]

  • マルチグレイン自動並列化のための解析時インライニング

    吉井 謙一郎, 松井 巌徹, 小幡 元樹, 熊澤 慎也, 笠原 博徳

    情報処理学会ARC研究会/HPC研究会    2000年03月  [査読有り]

  • Performance Evaluation and Parallelize of Electronic Circuit Simulation which generate code without array indirect access

    K. Manaka, R. Osakabe, Y. Maekawa, H. Kasahara

    IPSJ ARC/HPC    2000年03月  [査読有り]

  • An Analysis-time Procedure Inlining Scheme for Multi-grain Automatic Parallelizing Compilation

    K. Yoshii, G. Matsui, M. Obata, S. Kumazawa, H. Kasahara

    IPSJ ARC/HPC    2000年03月  [査読有り]

  • 資源情報サーバにおける資源情報予測の評価

    小出 洋, 山岸 信寛, 武宮 博, 笠原 博徳

    情報処理学会論文誌   42 ( SIG03 ) 65 - 73  2000年03月  [査読有り]  [国内誌]

    担当区分：最終著者

    J-GLOBAL

  • Near fine grain parallel processing using static scheduling on single chip multiprocessors

    K Kimura, H Kasahara

    INNOVATIVE ARCHITECTURE FOR FUTURE GENERATION HIGH-PERFORMANCE PROCESSORS AND SYSTEMS     23 - 31  2000年  [査読有り]

    　概要を見る

    With the increase of the number of transistors integrated on a chip, efficient use of transistors and scalable improvement of effective performance of a processor are getting important problems. However it has been thought that popular superscalar and VLIW would have difficulty, to obtain scalable improvement of effective performance in future because of the limitation of instruction level parallelism. To cope with this problem, a single chip multiprocessor (SCM) approach,vith multi grain parallelprocessing inside a chip, which hierarchically exploits loop parallelism and coarse grain parallelism among subroutines, loops and basic blocks in addition to instruction level parallelism, is thought one of the most promising approaches. This paper evaluates effectiveness of the single chip multiprocessor architectures with a shared cache, global registers, distributed shared memory and/or local memory for near fine grain parallel processing as the first step of research on SCM architecture to support multi grain parallel processing. The evaluation shows OSCAR (Optimally Scheduled Advanced Multiprocessor architecture having distributed shared memory and local memory in addition to centralized shared memory and attachment of global register gives us significant speed up such as 13.8% to 143.8% for four processors compared with shared cache architecture for applications which have been difficult to extract parallelism effectively.

  • データ依存のみを持つマクロタスクグラフに対するデータローカライゼーション手法

    成清 暁博, 松崎 秀則, 小幡 元樹, 吉田 明正, 笠原 博徳

    情報処理学会ARC136-8研究会   2000 ( 1 ) 43 - 48  2000年01月

    　概要を見る

    本論文では，階層型粗粒度タスク並列処理における，データ依存エッジのみをもつマクロタスクグラフ全体または部分グラフを対象としたデータローカライゼーション手法を提案する．本手法では，粗粒度並列処理される各階層において，ループ整合分割手法を用いて処理とデータを分割する．次に，分割されたデータ転送の多い粗粒度タスク集合をパーシャルスタティックタスク割当を用いたダイナミックスケジューリング方式により同一プロセッサに割り当て，粗粒度タスク間データ転送にローカルメモリ(LM)を利用してデータ転送オーバヘッドを軽減する．本手法は，任意形状のマクロタスクグラフ中のデータ依存のみをもつ部分グラフに適用でき，ループインデクス上下限値が変数として与えられるループをも対象とすることにより，多くの配列変数をLMに分散し，データ転送及びメモリアクセスオーバヘッドを軽減することを可能とする．マルチプロセッサシステムOSCAR上で行った性能評価の結果，本データローカライゼーション手法を用いたCG法の階層型粗粒度タスク並列処理では，データローカライゼーションを用いない場合に比べて処理時間が20％短縮されることが確認された．This paper proposes a data-localization scheme for a part with data dependence edges in any kinds of macrotask-graphs in hierarchical coarse grain parallel processing. First, multiple loops having data dependence are decomposed into data-localization-groups in each macrotask-graph layer. Next, the compiler generates a hierarchical dynamic scheduling routine with partial static task assignment, which assigns macrotasks inside data-localization-group to the same processor or processor-cluster in each layer, so that shared data can be transferred via local memory. This data localization scheme can be applied to a part or the whole macrotask graph which only has data dependence edges. This data localization scheme also handles loops with the lower and upper limit given by variables. As a result, most of array data is transferred via local memory. Finally, this paper describes the performance evaluation on a multi-processor system OSCAR. The evaluation shows that hierarchical coarse grain parallel processing with data-localization can reduce execution time about 20% compared with hierarchical coarse grain parallel processing without data-localization.

    CiNii

  • データ依存のみを持つマクロタスクグラフに対するデータローカライゼーション手法

    成清 暁博, 松崎 秀則, 小幡 元樹, 吉田 明正, 笠原 博徳

    情報処理学会ARC136-8研究会     43 - 48  2000年01月  [査読有り]

  • A Data-Localization Scheme for Macrotask-Graphs with Data Dependencies

    A. Narikiyo, H. Matsuzaki, M. Obata, A. Yoshida, H. Kasahara

    Technical Report of IPSJ, ARC-136-8   2000 ( 1 ) 43 - 48  2000年01月  [査読有り]

    　概要を見る

    本論文では，階層型粗粒度タスク並列処理における，データ依存エッジのみをもつマクロタスクグラフ全体または部分グラフを対象としたデータローカライゼーション手法を提案する．本手法では，粗粒度並列処理される各階層において，ループ整合分割手法を用いて処理とデータを分割する．次に，分割されたデータ転送の多い粗粒度タスク集合をパーシャルスタティックタスク割当を用いたダイナミックスケジューリング方式により同一プロセッサに割り当て，粗粒度タスク間データ転送にローカルメモリ(LM)を利用してデータ転送オーバヘッドを軽減する．本手法は，任意形状のマクロタスクグラフ中のデータ依存のみをもつ部分グラフに適用でき，ループインデクス上下限値が変数として与えられるループをも対象とすることにより，多くの配列変数をLMに分散し，データ転送及びメモリアクセスオーバヘッドを軽減することを可能とする．マルチプロセッサシステムOSCAR上で行った性能評価の結果，本データローカライゼーション手法を用いたCG法の階層型粗粒度タスク並列処理では，データローカライゼーションを用いない場合に比べて処理時間が20％短縮されることが確認された．This paper proposes a data-localization scheme for a part with data dependence edges in any kinds of macrotask-graphs in hierarchical coarse grain parallel processing. First, multiple loops having data dependence are decomposed into data-localization-groups in each macrotask-graph layer. Next, the compiler generates a hierarchical dynamic scheduling routine with partial static task assignment, which assigns macrotasks inside data-localization-group to the same processor or processor-cluster in each layer, so that shared data can be transferred via local memory. This data localization scheme can be applied to a part or the whole macrotask graph which only has data dependence edges. This data localization scheme also handles loops with the lower and upper limit given by variables. As a result, most of array data is transferred via local memory. Finally, this paper describes the performance evaluation on a multi-processor system OSCAR. The evaluation shows that hierarchical coarse grain parallel processing with data-localization can reduce execution time about 20% compared with hierarchical coarse grain parallel processing without data-localization.

    CiNii

  • Performance evaluation of minimum execution time multiprocessor scheduling algorithms using standard task graph set

    T Tobita, M Kouda, H Kasahara

    PROCEEDINGS OF THE INTERNATIONAL CONFERENCE ON PARALLEL AND DISTRIBUTED PROCESSING TECHNIQUES AND APPLICATIONS, VOLS I-V     745 - 751  2000年  [査読有り]

    　概要を見る

    This paper evaluates performance of heuristic algorithms such as CP (Critical Path), CP/MISF (Critical Path/Most Immediate Successors First), practical sequential optimization algorithm DF/IHS (Depth First/Implicit Heuristic Search) and practical parallel optimization algorithm PDF/IHS (Parallelized DF/IHS) using a "Standard Task Graph Set" for evaluation of multiprocessor scheduling algorithms. The Standard Task Graph Set has been developed to allow worldwide researchers to evaluate multiprocessor scheduling algorithms fairly under the same evaluation conditions. It includes random task graphs generated by several generation methods that were used in the previous papers published by many research groups. Performance evaluation shows that PDF/IHS gives us optimal solutions for 96.06% of tested 660 task graphs with 50 to 1900 tasks by using 6 parallel processors within 600 seconds in wall-clock, and heuristic algorithms can give us optimal solutions for about 75% of tested graphs.

  • Performance evaluation of minimum execution time multiprocessor scheduling algorithms using standard task graph set

    T Tobita, M Kouda, H Kasahara

    PROCEEDINGS OF THE INTERNATIONAL CONFERENCE ON PARALLEL AND DISTRIBUTED PROCESSING TECHNIQUES AND APPLICATIONS, VOLS I-V   43 ( 4 ) 745 - 751  2000年  [査読有り]

    　概要を見る

    This paper evaluates performance of heuristic algorithms such as CP (Critical Path), CP/MISF (Critical Path/Most Immediate Successors First), practical sequential optimization algorithm DF/IHS (Depth First/Implicit Heuristic Search) and practical parallel optimization algorithm PDF/IHS (Parallelized DF/IHS) using a "Standard Task Graph Set" for evaluation of multiprocessor scheduling algorithms. The Standard Task Graph Set has been developed to allow worldwide researchers to evaluate multiprocessor scheduling algorithms fairly under the same evaluation conditions. It includes random task graphs generated by several generation methods that were used in the previous papers published by many research groups. Performance evaluation shows that PDF/IHS gives us optimal solutions for 96.06% of tested 660 task graphs with 50 to 1900 tasks by using 6 parallel processors within 600 seconds in wall-clock, and heuristic algorithms can give us optimal solutions for about 75% of tested graphs.

  • マルチグレイン並列化FORTRANコンパイラ

    岡本 雅巳, 小幡 元樹, 松井 巌徹, 松崎 秀則, 笠原 博徳, 成田 誠之助

    情報処理学会論文誌   40 ( 12 ) 4296 - 4308  1999年12月  [査読有り]

    　概要を見る

    本論文では今後のシングルチップマルチプロセッサからスーパーコンピュータまでの幅広いマルチプロセッサシステムで，システムの実効性能および使いやすさの向上のために有用なFORTRANマルチグレイン並列化コンパイラについて述べる．マルチグレイン並列化は従来のマルチプロセッサ用自動並列化コンパイラで用いられていたループ並列化に加え，サブルーチン，ループ，基本ブロック間粗粒度並列化，ステートメント/命令間（近）細粒度並列化を階層的に適用することによりプログラム全域の並列処理を可能とする．This paper describes a FORTRAN multi-grain parallelizing compiler.The multi-grain parallelizing compiler improveseffective performanceand ease of useof multiprocessor systems from single-chip multiprocessors tosupercomputers.Multi-grain parallelizing scheme realizes effective parallel processingover the whole program by hierarchically appling coarse grain parallelizationamong subroutines, loops and basic blocks, and fine grain parallelizationamong statements or instructionsin addition to conventional loop parallelization.

    CiNii

  • Multi-grain Parallelizing FORTRAN Compiler

    M. Okamoto, M. Obata, G. Matsui, H. Matsuzaki, H. Kasahara, S. Narita

    Trans. of IPSJ   40 ( 12 ) 4296 - 4308  1999年12月  [査読有り]

    　概要を見る

    本論文では今後のシングルチップマルチプロセッサからスーパーコンピュータまでの幅広いマルチプロセッサシステムで，システムの実効性能および使いやすさの向上のために有用なFORTRANマルチグレイン並列化コンパイラについて述べる．マルチグレイン並列化は従来のマルチプロセッサ用自動並列化コンパイラで用いられていたループ並列化に加え，サブルーチン，ループ，基本ブロック間粗粒度並列化，ステートメント/命令間（近）細粒度並列化を階層的に適用することによりプログラム全域の並列処理を可能とする．This paper describes a FORTRAN multi-grain parallelizing compiler.The multi-grain parallelizing compiler improveseffective performanceand ease of useof multiprocessor systems from single-chip multiprocessors tosupercomputers.Multi-grain parallelizing scheme realizes effective parallel processingover the whole program by hierarchically appling coarse grain parallelizationamong subroutines, loops and basic blocks, and fine grain parallelizationamong statements or instructionsin addition to conventional loop parallelization.

    CiNii

  • マルチグレイン並列化コンパイラのメモリアクセスアナライザ

    岩井 啓輔, 小幡 元樹, 木村 啓二, 天野 英晴, 笠原 博徳

    電子通信情報学会技術報告CPSY99-62   99 ( 252 ) 1 - 8  1999年08月

  • シングルチップマルチプロセッサ上での近細粒度並列処理の性能評価

    木村 啓二, 間中 邦之, 尾形 航, 岡本 雅巳, 笠原 博徳

    情報処理学会研究報告ARC134-4     19 - 24  1999年08月

  • マルチグレイン並列化コンパイラのメモリアクセスアナライザ

    岩井 啓輔, 小幡 元樹, 木村 啓二, 天野 英晴, 笠原 博徳

    電子通信情報学会技術報告CPSY99-62   99 ( 252 ) 1 - 8  1999年08月  [査読有り]

  • シングルチップマルチプロセッサ上での近細粒度並列処理の性能評価

    木村 啓二, 間中 邦之, 尾形 航, 岡本 雅巳, 笠原 博徳

    情報処理学会研究報告ARC134-4     19 - 24  1999年08月  [査読有り]

  • Performance Evaluation of Near Fine Grain Parallel Processing on the Single Chip Multiprocessor

    K. Kimura, K. Manaka, W. Ogata, M. Okamoto, H. Kasahara

    Technical Report of IPSJ, ARC-134-5     19 - 24  1999年08月  [査読有り]

  • Memory access analyzer for a Multi-grain parallel processing

    K. Iwai, M. Obata, K. Kimura, H. Amano, H. Kasahara

    Technical Report of IEICE,CPSY99   99 ( 252 ) 1 - 8  1999年08月  [査読有り]

  • An Automatic Coarse Grain Parallel Processing Scheme Using Multiprocessor Scheduling Algorithms Considering Overlap of Task Execution and Data Transfer

    H. Kasahara, M. Kogou, T. Tobita, T. Masuda, T. Tanaka

    Proc. SCI99 and ISAS99   9   82 - 89  1999年08月  [査読有り]

    CiNii

  • Meta-scheduling for a Cluster of Supercomputers

    H. Koide, T. Hirayama, A. Murasugi, T. Hayashi, H. Kasahara

    Proc. ICS99 Workshop     63 - 69  1999年06月  [査読有り]

    CiNii

  • A Standard Task Graph Set for Fair Evaluation of Multiprocessor Scheduling Algorithms

    T. Tobita, H. Kasahara

    Proc. ICS99 Workshop     71 - 77  1999年06月  [査読有り]

  • 階層型粗粒度並列処理における同一階層内ループ間データローカライゼーション手法

    吉田 明正, 越塚 健一, 岡本 雅巳, 笠原 博徳

    情報処理学会論文誌   40 ( 5 ) 2054 - 2063  1999年05月  [査読有り]

    　概要を見る

    本論文では 階層的に粗粒度並列処理を行う階層型マクロデータフロー処理におけるデータローカライゼーション手法を提案する. 本手法では 階層型ループ整合分割法を用いて各階層の処理とデータを分割し パーシャルスタティックタスク割当てを用いた階層型ダイナミックスケジューリング方式により 各階層において相互間に多量のデータ転送が生じる可能性がある粗粒度タスクの集合を当該階層の同一プロセッサクラスタに割り当て さらに各プロセッサ上のローカルメモリを有効利用してデータ転送オーバヘッドを軽減する. マルチプロセッサシステムOSCAR上で行った性能評価の結果 本データローカライゼーション手法を用いた階層型マクロデータフロー処理では データローカライゼーションを用いない場合に比べて処理時間が10?20%短縮されることが確かめられた.This paper proposes a data-localization scheme for hierarchical macro-dataflow processing, which hierachically exploits coarse-grain parallelism. The proposed data-localization scheme consists of three parts: (1) hierarchical loop aligned decomposition, which decomposes multiple loops having data dependences into data-localization-groups in each layer; (2) generation of hierarchical dynamic sheduling routine with partial static task assignment, which assigns macrotasks inside data-localization-group to the same processor-cluster in each layer; (3) generation of data transfer code via local memory inside data-localization-group. Performance evaluation on a multiprocessor system OSCAR shows that hierarchical macro-dataflow processing with data-localization can reduce execution time by 10-20% compared with hierarchical macro-dataflow processing without data-localization.

    CiNii

  • シングルチップマルチプロセッサ上での近細粒度並列処理

    木村 啓二, 尾形 航, 岡本 雅巳, 笠原 博徳

    情報処理学会論文誌   40 ( 5 ) 1924 - 1934  1999年05月  [査読有り]

  • 並列分散科学技術計算の支援環境─SSP─

    武宮 博, 太田 浩史, 今村 俊幸, 小出 洋, 松田 勝之, 樋口 健二, 平山 俊雄, 笠原 博徳

    計算工学講演会論文集   4  1999年05月  [査読有り]

  • Near Fine Grain Parallel Processing on Single Chip Multiprocessors

    K. Kimura, W. Ogata, M. Okamoto, H. Kasahara

    Trans. of IPSJ   40 ( 5 ) 1924 - 1934  1999年05月  [査読有り]

    CiNii

  • A Data-Localization Scheme among Loops for each Layer in Hierarchical Coarse Grain Parallel Processing

    A.Yoshida, K. Koshizuka, M. Okamoto, H. Kasahara

    Trans. of IPSJ   40 ( 5 ) 2054 - 2063  1999年05月  [査読有り]

    　概要を見る

    本論文では 階層的に粗粒度並列処理を行う階層型マクロデータフロー処理におけるデータローカライゼーション手法を提案する. 本手法では 階層型ループ整合分割法を用いて各階層の処理とデータを分割し パーシャルスタティックタスク割当てを用いた階層型ダイナミックスケジューリング方式により 各階層において相互間に多量のデータ転送が生じる可能性がある粗粒度タスクの集合を当該階層の同一プロセッサクラスタに割り当て さらに各プロセッサ上のローカルメモリを有効利用してデータ転送オーバヘッドを軽減する. マルチプロセッサシステムOSCAR上で行った性能評価の結果 本データローカライゼーション手法を用いた階層型マクロデータフロー処理では データローカライゼーションを用いない場合に比べて処理時間が10?20%短縮されることが確かめられた.This paper proposes a data-localization scheme for hierarchical macro-dataflow processing, which hierachically exploits coarse-grain parallelism. The proposed data-localization scheme consists of three parts: (1) hierarchical loop aligned decomposition, which decomposes multiple loops having data dependences into data-localization-groups in each layer; (2) generation of hierarchical dynamic sheduling routine with partial static task assignment, which assigns macrotasks inside data-localization-group to the same processor-cluster in each layer; (3) generation of data transfer code via local memory inside data-localization-group. Performance evaluation on a multiprocessor system OSCAR shows that hierarchical macro-dataflow processing with data-localization can reduce execution time by 10-20% compared with hierarchical macro-dataflow processing without data-localization.

    CiNii

  • 処理とデータ転送のオーバーラップのための自動並列化手法

    古郷 誠, 田中 崇久, 藤本 謙作, 岡本 雅巳, 笠原 博徳

    情報処理学会第58回全国大会   3H-06  1999年03月  [査読有り]

  • 最早実行可能条件解析を用いたキャッシュ最適化手法

    稲石 大祐, 木村 啓二, 藤本 謙作, 尾形 航, 岡本 雅巳, 笠原 博徳

    情報処理学会第58回全国大会   3H-07  1999年03月  [査読有り]

  • マルチグレイン並列処理におけるサブルーチンを含むデータローカライゼーション手法

    宇治川 泰史, 成清 暁博, 小幡 元樹, 吉田 明正, 岡本 雅巳, 笠原 博徳

    情報処理学会第58回全国大会   2D-05  1999年03月  [査読有り]

  • OSCARマルチグレイン並列化コンパイラを用いたスーパーコンピュータクラスタのためのメタ・スケジューリング手法

    村杉 明夫, 林 拓也, 飛田 高雄, 小出 洋, 笠原 博徳

    情報処理学会第58回全国大会   2D-06  1999年03月  [査読有り]

  • OSCARマルチグレイン並列化コンパイラにおける階層的並列処理手法

    山本 晃正, 稲石 大祐, 宇治川 泰史, 小幡 元樹, 岡本 雅巳, 笠原 博徳

    情報処理学会第58回全国大会   2D-04  1999年03月  [査読有り]

  • Near fine grain parallel processing using static scheduling on single chip multiprocessors

    Keiji Kimura, Hironori Kasahara

    Proceedings of the Innovative Architecture for Future Generation High-Performance Processors and Systems   1999-   23 - 31  1999年  [査読有り]

    　概要を見る

    With the increase of the number of transistors integrated on a chip, efficient use of transistors and scalable improvement of effective performance of a processor are getting im-portant problems. However, it has been thought that popular superscalar and VLIW would have difficulty to obtain scalable improvement of effective performance in future because of the limitation of instruction level parallelism. To cope with this problem, a single chip multiprocessor (SCM) approach with multi grain parallel processing inside a chip, which hierarchically exploits loop parallelism and coarse grain parallelism among subroutines, loops and basic blocks in addition to instruction level parallelism, is thought one of the most promising approaches. This paper evaluates effectiveness of the single chip multiprocessor architectures with a shared cache, global registers, distributed shared memory and/or local memory for near fine grain parallel processing as the first step of research on SCM architecture to support multi grain parallel processing. The evaluation shows OSCAR (Optimally Scheduled Advanced Multiprocessor) architecture having distributed shared memory and local memory in addition to centralized shared memory and attachment of global register gives us significant speed up such as 13.8% to 143.8% for four pro-cessors compared with shared cache architecture for applications which have been difficult to extract parallelism effectively.

    DOI

    Scopus

    7
    被引用数
    (Scopus)

  • Job Scheduling Scheme for Pure Space Sharing among Rigid Jobs

    K. Aida, H. Kasahara, S. Narita

    Proc. 4th Workshop on Job Scheduling Strategies for Parallel Processing     98 - 121  1998年12月  [査読有り]

  • OSCAR Scalable Multigrain Parallelizing Compiler for Single Chip Multiprocessors to A Cluster of Supercomputers

    H. Kasahara

    Hosted by Prof. David Padua, University of Illinois at Urbana-Champaign    1998年11月  [査読有り]

  • 最早実行可能条件解析を用いたキャッシュ利用の最適化

    稲石 大祐, 木村 啓二, 藤本 謙作, 尾形 航, 岡本 雅巳, 笠原 博徳

    情報処理学会研究報告ARC130-6   1998 ( 70 ) 31 - 36  1998年08月

    　概要を見る

    従来のコンパイラによる単一プロセッサ用キャッシュ最適化は個々のループを対象としているため、プログラム全体に比べると局所的な最適化が多く、プログラム全域を対象としたキャッシュ最適化は行われていない。そこで本稿では、最早実行可能条件解析を利用した単一プロセッサ上でのFORTRANプログラムのキャッシュ最適化手法を提案する。OSCAR FORTRANマルチグレイン自動並列化コンパイラは、FORTRANプログラムをループ・サブルーチン・基本ブロックの3種のマクロタスク(MT)に分割し、各MTに最早実行可能条件解析を行いマクロタスクグラフ(MTG)を生成する。MTGは制御依存及びデータ依存に基づくMT間の実行順序制約、及びMT間で授受されるデータに関する情報を表現する。本手法ではこのMTGを用いて、先行MTによってアクセスされたデータにアクセスする後続MTが先行MTの直後に実行されるよう大域的なコード移動を行い、キャッシュヒット率を向上させる。本手法は、OSCAR FORTRANマルチグレイン自動並列化コンパイラ中に、最適化された逐次型FORTRANを出力するプリプロセッサ機能として実現されている。CG法プログラムを用いた本キャッシュ最適化手法の性能評価結果を行ったところ167MHz UltraSPARC上で最高62%の速度向上が得られた。Cache optimizations by a compiler for a single processor machine have been mainly applied to a singlenested loop. On the contrary, this paper proposes a cache optimization scheme using earliest executable condition analysis for FORTRAN programs on a single processor system. OSCAR FORTRAN multi-grain automatic parallelizing compiler decomposes a FORTRAN program into three types of macrotasks (MT), such as loops, subroutines and basic blocks, and analyzes the earliest executable condition of each MT to extract coarse grain parallelism among MTs and generates a macrotask graph (MTG). The MTG represents data dependence and extended control dependence among MTs and an information of shared data among MTs. By using this MTG, a compiler realizes global code motion to use cache effectively. The code motion technique moves a MT, which accesses data accessed by a precedent MT on MTG, immediately after the precedent MT to increase a cache hit rate. This optimization is realized using OSCAR multi-grain compiler as a preprocessor to output an optimized sequential FORTRAN code. A performance evaluation shows about 62% speed up compared with original program on 167MHz UltraSPARC.

    CiNii

  • シングルチップマルチプロセッサ上でのマルチグレイン並列処理

    木村 啓二, 尾形 航, 岡本 雅巳, 笠原 博徳

    情報処理学会研究報告ARC130-5    1998年08月

  • OSCAR FORTRAN Compilerを用いたマルチグレイン並列性の評価

    小幡 元樹, 松井 巌徹, 松崎 秀則, 木村 啓二, 稲石 大祐, 宇治川 泰史, 山本 晃正, 岡本 雅巳, 笠原 博徳

    情報処理学会研究報告ARC130-3    1998年08月

  • 最早実行可能条件解析を用いたキャッシュ利用の最適化

    稲石 大祐, 木村 啓二, 藤本 謙作, 尾形 航, 岡本 雅巳, 笠原 博徳

    情報処理学会研究報告ARC130-6    1998年08月  [査読有り]

  • シングルチップマルチプロセッサ上でのマルチグレイン並列処理

    木村 啓二, 尾形 航, 岡本 雅巳, 笠原 博徳

    情報処理学会研究報告ARC130-5    1998年08月  [査読有り]

  • OSCAR FORTRAN Compilerを用いたマルチグレイン並列性の評価

    小幡 元樹, 松井 巌徹, 松崎 秀則, 木村 啓二, 稲石 大祐, 宇治川 泰史, 山本 晃正, 岡本 雅巳, 笠原 博徳

    情報処理学会研究報告ARC130-3    1998年08月  [査読有り]

  • Multigrain parallel Processing on the Single Chip Multiprocessor

    K. Kimura, W. Ogata, M. Okamoto, H. Kasahara

    Technical Report of IPSJ,ARC-130-5    1998年08月  [査読有り]

  • A Cache Optimization with Earliest Executable Condition Analysis

    D. Inaishi, K. Kimura, K. Fujimoto, W. Ogata, M. Okamoto, H. Kasahara

    Technical Report of IPSJ, ARC-130-6    1998年08月  [査読有り]

  • Evaluation of Multigrain Parallelism using OSCAR FORTRAN Compiler

    M. Obata, G. Matsui, H. Matsuzaki, K. Kimura, D. Inaishi, Y. Ujigawa, T. Yamamoto, M. Okamoto, H. Kasahara

    Technical Report of IPSJ, ARC-130-3    1998年08月  [査読有り]

  • Job Scheduling Scheme for Pure Space Sharing among Rigid Jobs

    K. Aida, H. Kasahara, S. Narita

    Lecture Notes in Computer Science   1459, Springer   33 - 45  1998年08月  [査読有り]

  • 実用的並列最適化マルチプロセッサスケジューリングアルゴリズム PDF/IHS の大規模問題への適用と性能評価

    飛田 高雄, 笠原 博徳

    情報処理学会並列処理シンポジウムJSPP '98論文集     31 - 37  1998年06月  [査読有り]

  • 階層型マクロデータフロー処理における同一階層内ループ間データローカライゼーション手法

    吉田 明正, 越塚 健一, 岡本 雅巳, 小幡 元樹, 笠原 博徳

    情報処理学会並列処理シンポジウムJSPP '98論文集     375 - 382  1998年06月  [査読有り]

  • Data-Localization among Doall and Sequential Loops in Coarse Grain Parallel Processing

    A. YOSHIDA, Y. UJIGAWA, M. OBATA, K. KIMURA, H. KASAHARA

    Seventh Workshop on Compilers for Parallel Computers, Linkoping, Sweden     266 - 277  1998年06月  [査読有り]

  • Application and Evaluation of a Practical Parallel Optimization Algorithm PDF/IHS (Parallelized Depth First / Implicit Heuristic Search) to Large Scale Problems

    T. Tobita, H. Kasahara

    Joint Symposium on Parallel Processing (JSPP'98)     31 - 37  1998年06月  [査読有り]

  • A Data-Localization Scheme among Loops inside the Same Layer of Hierarchical Macro-Dataflow Processing

    A. Yoshida, K. Koshizuka, M. Okamoto, M. Obata, H. Kasahara

    Joint Symposium on Parallel Processing (JSPP'98)     375 - 382  1998年06月  [査読有り]

  • 並列分散科学技術計算環境STA(4)─異機種並列計算機の統合利用環境の構築

    今村 俊幸, 太田 浩史, 川崎 啄治, 小出 洋, 武宮 博, 樋口 健二, 久野 章則, 笠原 博徳, 相川裕史

    計算工学講演会論文集   3  1998年05月  [査読有り]

  • 並列分散科学技術計算環境STA(3)─異機種並列計算機間通信ライブラリの構築

    小出 洋, 今村 俊幸, 太田 浩史, 川崎 啄治, 武宮 博, 樋口 健二, 笠原 博徳, 相川裕史

    計算工学講演会論文集   3  1998年05月  [査読有り]

  • 並列分散科学技術計算環境STA(2)─エディタを中心に統合された並列プログラム開発環境PPDEの構築

    太田 浩史, 今村 俊幸, 川崎 啄治, 小出 洋, 武宮 博, 樋口 健二, 笠原 博徳, 相川裕史

    計算工学講演会論文集   3  1998年05月  [査読有り]

  • 並列分散科学技術計算環境STA(1)─目的及び概要

    武宮 博, 今村 俊幸, 太田 浩史, 川崎 琢治, 小出 洋, 笠原 博徳, 相川 裕史

    計算工学講演会論文集   3  1998年05月  [査読有り]

  • A data-localization compilation scheme using partial-static task assignment for Fortran coarse-grain parallel processing

    H Kasahara, A Yoshida

    PARALLEL COMPUTING   24 ( 3-4 ) 579 - 596  1998年05月  [査読有り]

    　概要を見る

    This paper proposes a compilation scheme for data localization using partial-static task assignment for Fortran coarse-grain parallel processing, or macro-dataflow processing, on a multiprocessor system with local memories and centralized shared memory. The data localization allows us to effectively use local memories and reduce data transfer overhead under dynamic task-scheduling environment. The proposed compilation scheme mainly consists of the following three parts: (1) loop-aligned decomposition, which decomposes each of the loops having data dependence among them into smaller loops, and groups the decomposed loops into data-localizable groups so that shared data among the decomposed loops inside each group can be passed via local memory and data transfer overhead among the groups can be minimum; (2) partial static task assignment, which gives information that the decomposed loops inside each data-localizable group are assigned to the same processor to a dynamic scheduling routine generator in the macro-dataflow compiler; (3) parallel machine code generation, which generates parallel machine code to pass shared data inside the group through local memory and transfer data among groups through centralized shared memory. This compilation scheme has been implemented for a multiprocessor system, OSCAR (Optimally SCheduled Advanced multiprocessoR), having centralized shared memory and distributed shared memory, in addition to local memory on each processor. Performance evaluation of OSCAR shows that macro-dataflow processing with the proposed data-localization scheme can reduce the execution time by 20%, in average, compared with macro-dataflow processing without data localization. (C) 1998 Elsevier Science B.V. All rights reserved.

  • マルチグレイン並列化コンパイラとそのアーキテクチャ支援

    笠原 博徳, 尾形 航, 木村 啓二, 小幡 元樹, 飛田 高雄, 稲石 大祐

    社団法人 電子情報通信学会, 信学技報, ICD98-10, CPSY98-10, FTS98-10   98 ( 22 ) 71 - 76  1998年04月

    　概要を見る

    現在、スーパーコンピュータにおいては価格性能比及び使い方の困難さによる市場の伸び悩みの問題、マイクロプロセッサにおいてはスーパスカラ、VLIWなどで用いられる命令レベル並列性抽出の限界など問題が顕在化しつつある。本論文では、このような問題を克服し、並列処理の非専門家にも簡単に使え価格性能比の良いスーパーコンピュータあるいはシングルチップ・マルチプロセッサを構築する一つのアプローチとして、マルチグレイン並列化コンパイラとそれを支援するマルチプロセッサアーキテクチャについて述べる。

    CiNii

  • 電磁界解析における有限要素・境界要素併用法の並列処理手法

    小幡 元樹, 前川 仁孝, 若尾 真治, 小貫 天, 笠原 博徳

    電気学会論文誌 A (基礎・材料・共通部門誌)   118-A ( 4 ) 377 - 379  1998年04月  [査読有り]

  • マルチグレイン並列化コンパイラとそのアーキテクチャ支援

    笠原 博徳, 尾形 航, 木村 啓二, 小幡 元樹, 飛田 高雄, 稲石 大祐

    社団法人 電子情報通信学会, 信学技報, ICD98-10, CPSY98-10, FTS98-10    1998年04月  [査読有り]

  • マルチグレイン並列化コンパイラとそのアーキテクチャ支援

    笠原 博徳

    社団法人 電子情報通信学会, 信学技報, ICD98-10, CPSY98-10, FTS98-10    1998年04月  [査読有り]

  • Parallel Processing of Hybrid Finite Element and Boundary Element Method for Electro-magnetic Field Analysis

    M. Obata, Y. Maekawa, S. Wakao, T. Onuki, H. Kasahara

    Trans.IEE of Japan   118-A ( 4 ) 377 - 379  1998年04月  [査読有り]

  • A Multigrain Parallelizing Compiler and Its Architectural Support

    H. Kasahara, W. Ogata, K. Kimura, M. Obata, T. Tobita, D. Inaishi

    THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, TECHNICAL REPORT OF IEICE. (ICD98-10, CPSY98-10, FTS98-10)    1998年04月  [査読有り]

  • A Multigrain Parallelizing Compiler and Its Architectural Support, THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, TECHNICAL REPORT OF IEICE. (ICD98-10, CPSY98-10, FTS98-10)

    H. Kasahara

       1998年04月  [査読有り]

  • FPGAを用いたマルチプロセッサシステムテストベッドの実装

    尾形 航, 山本 泰平, 水尾 学, 木村 啓二, 笠原 博徳

    情報処理学会, ARC研究会,98-ARC-128-14    1998年03月

  • 科学技術計算プログラムにおけるマルチグレイン並列性の評価

    小幡 元樹, 松井 巌徹, 松崎 秀則, 木村 啓二, 稲石 大裕, 宇治川 泰史, 山本 晃正, 岡本 雅巳, 笠原 博徳

    情報処理学会第56回全国大会   2E-07  1998年03月  [査読有り]

  • 一般的なマクロタスクグラフに対するループ間データローカライゼーション手法

    松崎秀則, 吉田明正, 岡本雅巳, 松井巌徹, 小幡元樹, 宇治川泰史, 笠原博徳

    情報処理学会第56回全国大会   2E-05  1998年03月  [査読有り]

  • 異機種並列分散コンピューティングのためのメタ・スケジューリングの構想

    小出 洋, 武宮 博, 今村 俊幸, 太田 浩史, 川崎 琢治, 樋口 健二, 笠原 博徳, 相川 裕史

    情報処理学会第56回全国大会   2J-10  1998年03月  [査読有り]

  • マルチグレイン並列処理用シングルチップマルチプロセッサアーキテクチャ

    木村 啓二, 尾形 航, 岡本 雅巳, 笠原 博徳

    情報処理学会第56回全国大会   1N-03  1998年03月  [査読有り]

  • マルチグレイン並列処理におけるインタープロシージャ解析

    松井 巌徹, 岡本 雅巳, 松崎 秀則, 小幡 元樹, 吉井 謙一郎, 笠原 博徳

    情報処理学会第56回全国大会   2E-04  1998年03月  [査読有り]

  • マクロタスク最早実行可能条件解析を用いたキャッシュ最適化手法

    稲石 大祐, 木村 啓二, 尾形 航, 岡本 雅巳, 笠原 博徳

    情報処理学会第56回全国大会   2E-06  1998年03月  [査読有り]

  • FPGAを用いたマルチプロセッサシステムテストベッドの実装

    尾形 航, 山本 泰平, 水尾 学, 木村 啓二, 笠原 博徳

    情報処理学会, ARC研究会,98-ARC-128-14    1998年03月  [査読有り]

  • Job Scheduling Scheme for Pure Space Sharing among Rigid Jobs

    K. Aida, H. Kasahara, S. Narita

    Proc. 4th Workshop on Job Scheduling Strategies for Parallel Processing     98 - 121  1998年03月  [査読有り]

  • Implementation of FPGA Based Architecture Test Bed For Multi Processor System

    W. Ogata, T. Yamamoto, M. Mizuno, K. Kimura, H. Kasahara

    IPSJ SIG Notes, 98-ARC-128-14    1998年03月  [査読有り]

  • OSCAR multi-grain architecture and its evaluation

    H Kasahara, W Ogata, K Kimura, G Matsui, H Matsuzaki, M Okamoto, A Yoshida, H Honda

    INNOVATIVE ARCHITECTURE FOR FUTURE GENERATION HIGH-PERFORMANCE PROCESSORS AND SYSTEMS, PROCEEDINGS     106 - 115  1998年  [査読有り]

    　概要を見る

    OSCAR (Optimally Scheduled Advanced Multiprocessor) was designed to efficiently realize multi-grain parallel processing using static and dynamic scheduling. It is a shared memory multiprocessor system having centralized and distributed shared memories in addition to local memory on each processor with data transfer controller for overlapping of data transfer and task processing. Also, its Fortran multi-grain compiler hierarchically exploits coarse grain parallelism among loops, subroutines and basic blocks, conventional medium grain parallelism among loop-iterations in a Doall loop and near fine grain parallelism among statements. At the coarse grain parallel processing, data localization (automatic data distribution) have been employed to minimize data transfer overhear. In the near fine grain processing of a basic block, explicit synchronization can be removed by use of a clock level accurate code scheduling technique with architectural supports. This paper describes OSCAR's architecture, its compiler and the performance for the multi-grain parallel processing. OSCAR's architecture and compilation technology will be more important in future High Performance Computers and single chip multiprocessors.

  • 実用的並列最適化マルチプロセッサスケジューリングアルゴリズムPDF/IHSの性能評価

    飛田 高雄, 笠原 博徳

    情報処理学会研究報告   97 ( 113 ) 13 - 18  1997年11月

  • 実用的並列最適化マルチプロセッサスケジューリングアルゴリズムPDF/IHSの性能評価

    飛田 高雄, 笠原 博徳

    情報処理学会研究報告   97 ( 113 ) 13 - 18  1997年11月  [査読有り]

  • ヒューマンノイド−人間形高度情報処理ロボット−

    橋本 周司, 成田 誠之助, 白井 克彦, 小林 哲則, 高西 淳夫, 菅野 重樹, 笠原 博徳

    情報処理   38 ( 11 ) 959 - 969  1997年11月  [査読有り]

  • Performance Evaluation of a Practical Parallel Optimization Multiprocessor Scheduling Algorithm PDF/HIS

    T. Tobita, H. Kasahara

    IPSJ SIG Notes   97 ( 113 ) 13 - 18  1997年11月  [査読有り]

  • Humanoid - Intelligent Anthropomorphic Robot

    S. Hashimoto, S. Narita, K. Shirai, T. Kobayashi, A. Takanishi, S. Sugano, H. Kasahara

    IPSJ MAGAZINE   38 ( 11 ) 959 - 969  1997年11月  [査読有り]

  • ２１世紀へ向けたＨＰＣにおける日本-ＥＵ技術移転と協力

    笠原 博徳

    教育・科学技術に関する日本・ＥＵ協力会議ラウンドテーブル論文集, United Nations University    1997年09月  [査読有り]

  • Technology Transfer and Cooperation in HPC Toward the 21st Century Between Japan and EU

    H. Kasahara

    Conference on EU-Japan Co-operation in Education, Science and Technology: Round Table on Science and Technology    1997年09月  [査読有り]

  • 電磁界解析における有限要素・境界要素併用法の並列処理手法

    小幡 元樹, 前川 仁孝, 若尾 真治, 小貫 天, 笠原 博徳

    情報処理学会研究会報告,97-HPC-67-3    1997年08月

  • マルチグレイン並列処理用マルチプロセッサシステム

    岩井 啓輔, 藤原 崇, 森村 知弘, 天野 英晴, 木村 啓二, 尾形 航, 笠原 博徳

    電子情報通信学会研究報告, CPSY97-46    1997年08月

  • 処理とデータ転送のオーバーラッピングを考慮したダイナミックスケジューリングアルゴリズム

    木村 啓二, 橋本 茂, 古郷 誠, 尾形 航, 笠原 博徳

    電子情報通信学会研究報告, CPSY97-40    1997年08月

  • 実行時間最小マルチプロセッサスケジューリング問題に対する実用的並列最適化アルゴリズムの性能評価

    飛田 高雄, 笠原 博徳

    電子情報通信学会研究報告, CPSY97-39    1997年08月

  • Fortran階層型マクロデータフロー処理におけるデータローカライゼーション

    吉田 明正, 越塚 健一, 岡本 雅巳, 笠原 博徳

    情報処理学会研究会報告,97-ARC-125-2   1997 ( 76 ) 7 - 12  1997年08月

    　概要を見る

    本論文では、階層的に粗粒度並列処理を行なう階層型マクロデータフロー処理におけるデータローカライゼーション手法を提案する。本手法では、粗粒度並列処理される各階層において、ループ整合分割法を用いて処理とデータを分割し、パーシャルスタティックタスク割当を用いたダイナミックスケジューリング方式により、データ転送の多い粗粒度タスク集合を同一プロセッサに割り当て、粗粒度タスク間データ転送にローカルメモリを有効利用してデータ転送オーバヘッドを軽減する。マルチプロセッサシステムOSCAR上で行った性能評価の結果、本データローカライゼーションを伴う階層型マクロデータフロー処理では、データローカライゼーションを用いない場合に比べて処理時間が10%?20%短縮されることが確かめられた。This paper proposes a data-localization scheme for Fortran hierarchical macro-dataflow processing, which hierarchically exploits coarse-grain parallelism. The proposed data-localization scheme consists of three parts: (1) loop-aligned decomposition, which decomposes multiple loops having data dependences into data-localization-groups, (2) generation of dynamic scheduling routine with partial static task assignment, which assigns macrotasks inside data-localization-group to the same processor, (3) generation of data transfer code via local memory inside data-localization-group. Pceformance evaluations on a multiprocessor system OSCAR show that hierarchical macro-dataflow processing with data-localization can reduce execution time by 10%-20% compared with hierarchical macro-dataflow processing without data-localization.

    CiNii

  • 処理とデータ転送のオーバーラッピングを考慮したダイナミックスケジューリングアルゴリズム

    木村 啓二, 橋本 茂, 古郷 誠, 尾形 航, 笠原 博徳

    電子情報通信学会研究報告、CPSY97-40    1997年08月  [査読有り]

  • 実行時間最小マルチプロセッサスケジューリング問題に対する実用的並列最適化アルゴリズムの性能評価

    飛田 高雄, 笠原 博徳

    電子情報通信学会研究報告、CPSY97-39    1997年08月  [査読有り]

  • マルチグレイン並列処理用マルチプロセッサシステム

    岩井 啓輔, 藤原 崇, 森村 知弘, 天野 英晴, 木村 啓二, 尾形 航, 笠原 博徳

    電子情報通信学会研究報告, CPSY97-46    1997年08月  [査読有り]

  • 電磁界解析における有限要素・境界要素併用法の並列処理

    小幡 元樹, 前川 仁孝, 若尾 真治, 小貫 天, 笠原 博徳

    電気学会電子・情報・システム部門大会講演論文集     549 - 554  1997年08月  [査読有り]

  • Fortran階層型マクロデータフロー処理におけるデータローカライゼーション

    吉田 明正, 越塚 健一, 岡本 雅巳, 笠原 博徳

    情報処理学会研究会報告、97-ARC-125-2    1997年08月  [査読有り]

  • 電磁界解析における有限要素・境界要素併用法の並列処理手法

    小幡 元樹, 前川 仁孝, 若尾 真治, 小貫 天, 笠原 博徳

    情報処理学会研究会報告, 97-HPC-67-3    1997年08月  [査読有り]

  • Multi-processor system for Multi-grain Parallel Processing

    K. Iwai, T. Fujiwara, T. Morimura, H. Amano, K. Kimura, W. Ogata, H. Kasahara

    Technical Report of IEICE, CPSY97-46    1997年08月  [査読有り]

  • A Macro Task Dynamic Scheduling Algorithm with Overlapping of Task Processing and Data Transfer

    K. Kimura, S. Hashimoto, M. Kogou, W. Ogata, H. Kasahara

    Technical Report of IEICE, CPSY97-40    1997年08月  [査読有り]

  • Evaluation of a Practical Parallel Optimization Algorithm for the Minimum Execution-Time Multiprocessor Scheduling Problem

    T. Tobita, H. Kasahara

    Technical Report of IEICE, CPSY97-39    1997年08月  [査読有り]

  • Parallel Processing of Hybrid Finite Element and Boundary Element Method for Electro-magnetic field analysis

    M. Obata, Y. Maekawa, S. Wakao, T. Onuki, H. Kasahara

    Proc. of the Electronics, Information and Systems Conference     549 - 554  1997年08月  [査読有り]

  • Data-Localization for Fortran Hierarchical Macro-Dataflow Processing

    Yoshida, K. Koshizuka, M. Okamoto, H. Kasahara

    IPSJ SIG Notes,97-ARC-125-2    1997年08月  [査読有り]

  • Parallel Processing of Hybrid Finite Element and Boundary Element Method for Electro-magnetic field analysis

    M. Obata, Y. Maekawa, S. Wakao, T. Onuki, H. Kasahara

    IPSJ SIG Notes, 97-HPC-67-3    1997年08月  [査読有り]

  • マルチプロセッサシステム上でのプロセッサグループへの並列ジョブのスケジューリング手法

    合田 憲人, 笠原 博徳, 成田 誠之助

    電子情報通信学会論文誌   J-80-D-I ( 6 ) 463 - 473  1997年06月  [査読有り]

  • A Scheduling Scheme of Parallel Jobs to Processor Groups on a Multiprocessor System

    K. Aida, H. Kasahara, S. Narita

    Trans. of IEICE   J-80-D-I ( 6 ) 463 - 473  1997年06月  [査読有り]

  • 並列処理の電力系統解析への応用

    笠原 博徳, 成田 誠之助

    電気学会論文誌   117-B ( 5 ) 621 - 624  1997年05月  [査読有り]

  • Application of Parallel Processing to Power Systems Analysis

    H. Kasahara, S. Narita

    Trans. IEEJ   117-B ( 5 ) 621 - 624  1997年05月  [査読有り]

  • Data-localization scheduling inside processor-cluster for multigrain parallel processing

    A Yoshida, K Koshizuka, W Ogata, H Kasahara

    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS   E80D ( 4 ) 473 - 479  1997年04月  [査読有り]

    　概要を見る

    This paper proposes a data-localization scheduling scheme inside a processor-cluster for multigrain parallel processing, which hierarchically exploits parallelism among coarse-grain tasks like loops, medium-grain tasks like loop iterations and near-fine-grain tasks like statements. The proposed scheme assigns near-fine-grain or medium-grain tasks inside coarse-grain tasks onto processors inside a processor-cluster so that maximum parallelism can be exploited and inter-processor data transfer can be minimum after data-localization for coarse-grain tasks across processor-clusters. Performance evaluation on a multiprocessor system OSCAR shows that multigrain parallel processing with the proposed data-localization scheduling can reduce execution time for application programs by 10% compared with multigrain parallel processing without data-localization.

  • Data-localization scheduling inside processor-cluster for multigrain parallel processing

    A Yoshida, K Koshizuka, W Ogata, H Kasahara

    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS   E80D ( 4 ) 473 - 479  1997年04月  [査読有り]

    　概要を見る

    This paper proposes a data-localization scheduling scheme inside a processor-cluster for multigrain parallel processing, which hierarchically exploits parallelism among coarse-grain tasks like loops, medium-grain tasks like loop iterations and near-fine-grain tasks like statements. The proposed scheme assigns near-fine-grain or medium-grain tasks inside coarse-grain tasks onto processors inside a processor-cluster so that maximum parallelism can be exploited and inter-processor data transfer can be minimum after data-localization for coarse-grain tasks across processor-clusters. Performance evaluation on a multiprocessor system OSCAR shows that multigrain parallel processing with the proposed data-localization scheduling can reduce execution time for application programs by 10% compared with multigrain parallel processing without data-localization.

  • 電磁界解析のための有限要素・境界要素併用法の並列処理

    小幡元樹, 前川仁孝, 坂本哲也, 若尾真治, 小貫天, 笠原博徳

    情報処理学会第54回全国大会   5F-7  1997年03月  [査読有り]

  • 実行時間最小・実用的並列最適化マルチプロセッサ・スケジューリング・ アルゴリズムの大規模問題への適用

    飛田高雄, 笠原博徳

    情報処理学会第54回全国大会   3J-5  1997年03月  [査読有り]

  • 階層型マクロデータフロー処理におけるデータローカライゼーション手法

    越塚健一, 吉田明正, 岡本雅巳, 笠原博徳

    情報処理学会第54回全国大会   1L-5  1997年03月  [査読有り]

  • 階層型マクロデータフローのためのダイナミック/スタティック併用スケジューリング手法

    桐原正樹, 岡本雅巳, 赤鹿秀樹, 笠原博徳

    情報処理学会第54回全国大会   1L-1  1997年03月  [査読有り]

  • マルチプロセッサシステム上でのCFDの並列処理に関する研究

    柳川慎, 橋本茂, 前川仁孝, 岡本雅巳, 笠原博徳

    情報処理学会第54回全国大会   5F-8  1997年03月  [査読有り]

  • マクロデータフロー処理における処理とデータ転送のオーバーラップ

    橋本茂, 藤本謙作, 岡本雅巳, 笠原博徳

    情報処理学会第54回全国大会   5F-6  1997年03月  [査読有り]

  • Humanoid robot - Development of an information assistant robot Hadaly

    S Hashimoto, S Narita, H Kasahara, A Takanishi, S Sugano, K Shirai, T Kobayashi, H Takanobu, T Kurata, K Fujiwara, T Matsuno, T Kawasaki, K Hoashi

    RO-MAN '97 SENDAI: 6TH IEEE INTERNATIONAL WORKSHOP ON ROBOT AND HUMAN COMMUNICATION, PROCEEDINGS     106 - 111  1997年  [査読有り]

    　概要を見る

    This paper describes a humanoid robot "Hadaly," that was developed as a basic model for the final version of Humanoid. In this study, the authors feature an attempt to find the configurations and functions that are reguired for a humanoid. Hadaly consists of four systems; an audio-visual system, a head system, a speech system and an arm system. The configurations and functions reguired for a humanoid robot are clarified based on the results of the information assistance experiment with Hadaly.

  • データ転送と処理のオーバーラップを用いたマクロタスクスケジューリング手法

    橋本茂, 藤本謙作, 岡本雅巳, 笠原博徳

    電子情報通信学会,CPSY96-107   96 ( 503 ) 65 - 72  1997年01月

    　概要を見る

    最近, ローカルメモリに加え分散共有メモリ, データ転送ユニットを持ったマルチプロセッサシステムが開発されている. これらのシステムにおいて, ローカルメモリを有効に使用するためにはプロセッサエレメント間のデータ転送のオーバーヘッドを最小化するデータと処理の分割配置が重要である. しかしながら, ユーザやコンパイラがデータ転送オーバーヘッドを最小化するようにスケジューリングを行ってもいくつかのデータ転送は残ってしまう. 本稿では, データ転送オーバーヘッドを削減し, タスクと処理のオーバーラップを考慮し, 残りのオーバーヘッドを隠蔽するための, データプレロード/ポストストアをを用いたヒューリスティックスケジューリングアルゴリズムを用いてプロトタイプコンパイラ(プリプロセッサ)をインプリメントし, 富士通のVPP500上で予備評価を行なった結果について述べる.

    CiNii

  • データ転送と処理のオーバーラップを用いたマクロタスクスケジューリング手法

    橋本茂, 藤本謙作, 岡本雅巳, 笠原博徳

    電子情報通信学会、CPSY96-107    1997年01月  [査読有り]

  • A Macro Task Scheduling Method of Overlapping of Data Transfer and Task Processing

    S. Hashimoto, K. Fujimoto, M. Okamoto, H. Kasahara

    Technical Report of IEICE, CPSY96-107    1997年01月  [査読有り]

  • Near Fine Grain Parallel Processing without Explicit Synchronization on a Multiprocessor System

    W. Ogata, A. Yoshida, M. Okamoto, K. Kimura, H. Kasahara

    Proc. of Sixth Workshop on Compilers for Parallel Computers    1996年12月  [査読有り]

  • 実用レベルのマルチグレインFORTRANコンパイラの開発

    岡本 雅巳, 合田 憲人, 吉田 明正, 笠原 博徳, 成田 誠之助

    情報処理学会研究報告, 96ARC    1996年10月

  • スタティックスケジューリングを用いた電子回路シミュレーションの粗粒度/近細粒度階層型並列処理手法

    前川 仁孝, 高井 峰生, 伊藤 泰樹, 西川 健, 笠原 博徳

    情報処理学会論文誌   37 ( 10 )  1996年10月  [査読有り]

  • 実用レベルのマルチグレインFORTRANコンパイラの開発

    岡本 雅巳, 合田 憲人, 吉田 明正, 笠原 博徳, 成田 誠之助

    情報処理学会研究報告、96ARC    1996年10月  [査読有り]

  • A Coarse Grain/Near Fine Grain Hierarchical Parallel Processing Scheme of Circuit Simulation Using Static Scheduling

    Y. Maekawa, M. Takai, T. Ito, T. Nishikawa, H. Kasahara

    Trans. of IPSJ   37 ( 10 )  1996年10月  [査読有り]

  • Development of a Practical Level Multi-Grain FORTRAN Compiler

    M. Okamoto, K. Aida, A. Yoshida, H. Kasahara, S. Narita

    SIG Notes of IPSJ    1996年10月  [査読有り]

  • 有限要素・境界要素併用法の並列処理手法

    前川 仁孝, 坂本 哲也, 小幡 元樹, 若尾 真治, 笠原 博徳, 小貫 天

    電気学会情報処理研究会資料, IP-96-27    1996年09月

  • 無同期近細粒度並列処理におけるデータ転送順序最適化

    尾形 航, 吉田 明正, 岡本 雅巳, 笠原 博徳

    電気学会情報処理研究会資料, IP-96-29    1996年09月

  • データ転送と処理のオーバーラップを用いたデータ転送最小化自動並列化コンパイラ

    藤本謙作, 橋本茂, 笠原博徳

    電気学会情報処理研究会資料、IP-96-24,    1996年09月  [査読有り]

  • 無同期近細粒度並列処理におけるデータ転送順序最適化

    尾形 航, 吉田 明正, 岡本 雅巳, 笠原 博徳

    電気学会情報処理研究会資料、IP-96-29    1996年09月  [査読有り]

  • 有限要素・境界要素併用法の並列処理手法

    前川 仁孝, 坂本 哲也, 小幡 元樹, 若尾 真治, 笠原 博徳, 小貫 天

    電気学会情報処理研究会資料、IP-96-27    1996年09月  [査読有り]

  • データ転送と処理のオーバーラップを用いたデータ転送最小化自動並列化コンパイラ

    藤本謙作, 橋本茂, 笠原博徳

    電気学会情報処理研究会資料、IP-96-24,    1996年09月  [査読有り]

  • Optimization of Data Transfer Order for Near Fine Grain Parallel Processing without Explicit Synchronization Code

    W. Ogata, A. Yoshida, M. Okamoto, H. Kasahara

    Technical Report of IEE Japan, IP-96-29    1996年09月  [査読有り]

  • Parallel Processing Scheme of the Hybrid Finite Element and Boundary Element Method

    Y. Maekawa, T. Sakamoto, M. Obata, S. Wakao, H. Kasahara, T. Onuki

    Technical Report of IEE Japan, IP-96-27    1996年09月  [査読有り]

  • データ転送と処理のオーバーラップを用いたデータ転送最小化自動並列化コンパイ ラ

    藤本謙作, 橋本茂, 笠原博徳

    電気学会情報処理研究会資料, IP-96-24    1996年09月

  • マルチプロセッサシステム上での並列ジョブのスケジューリング手法の評価

    合田 憲人, 笠原 博徳, 成田 誠之助

    情報処理学会研究報告 OS-73-13    1996年08月

  • マルチグレインデータローカライゼーションのための近細粒度タスクスケジューリング

    吉田 明正, 越塚 健一, 尾形 航, 笠原 博徳

    電子情報通信学会技術研究報告, CPSY96-66    1996年08月

  • マルチグレインデータローカライゼーションのための近細粒度タスクスケジューリング

    吉田 明正, 越塚 健一, 尾形 航, 笠原 博徳

    電子情報通信学会技術研究報告、CPSY96-66    1996年08月  [査読有り]

  • マルチプロセッサシステム上での並列ジョブのスケジューリング手法の評価

    合田 憲人, 笠原 博徳, 成田 誠之助

    情報処理学会研究報告 OS-73-13    1996年08月  [査読有り]

  • A Near-Fine-Grain Task Scheduling Scheme for Multi-Grain Data-Localization

    Yoshida, K. Koshizuka, W. Ogata, H. Kasahara

    Technical Report of IEICE, CPSY96-66    1996年08月  [査読有り]

  • Data Localization Using Loop Aligned Decomposition for Macro-Dataflow Processing

    A.Yoshida, H. Kasahara

    Proc. of 9th Workshop on Languages and Compilers for Parallel Computers     55 - 74  1996年08月  [査読有り]

  • Evaluation of a Scheduling Scheme of Parallel Jobs on a Multiprocessor System

    K. Aida, H. Kasahara, S. Narita

    IPSJ SIG Notes OS-73-13    1996年08月  [査読有り]

  • ソーテッドコードブックベクトル量子化の並列処理

    中野 恵一, 笠原 博徳

    情報処理学会論文誌   37 ( 7 )  1996年07月  [査読有り]

  • マルチプロセッサ上での近細粒度並列処理

    笠原博徳

    情報処理学会学会誌   37 ( 7 )  1996年07月  [査読有り]

  • Parallel Processing for Fast Vector Quantization with Sorted Codebook

    K. Nakano, H. Kasahara

    Trans. of IPSJ   37 ( 7 )  1996年07月  [査読有り]

  • Near Fine Grain Parallel Processing on Multiprocessor Systems

    H. Kasahara

    Journal of IPSJ   37 ( 7 )  1996年07月  [査読有り]

  • Data-Localization for Fortran Macro-Dataflow Computation Using Partial Static Task Assignment

    A.Yoshida, K. Koshizuka, H. Kasahara

    Proc. of 10th ACM International Conference on Supercomputing     61 - 68  1996年05月  [査読有り]

  • 共有メモリ型マルチプロセッサシステム上でのFortran粗粒度タスク並列処理の性能評価

    合田 憲人, 岩崎 清, 岡本 雅巳, 笠原 博徳, 成田 誠之助

    情報処理学会論文誌   37 ( 3 ) 418 - 429  1996年03月  [査読有り]

    　概要を見る

    本論文は 共有メモリ型マルチプロセッサシステム上での粗粒度並列処理手法であるFortranマクロデータフロー処理の実現方法と性能評価について述べる. マクロデータフロー処理手法では コンパイラが プログラムの粗粒度タスク(マクロタスク)への分割 マクロタスク間の並列性抽出 マクロタスクをプロセッサヘ割り当てるダイナミックスケジューリングコード生成 を自動的に行う. 従来よりマルチプロセッサシステム上で用いられているマルチタスキング等の粗粒度並列処理では ユーザによる粗粒度タスク間の並列性抽出が困難である OS等によるダイナミックスケジューリングオーバーヘッドが大きい という問題があるが 本マクロデータフロー処理では コンパイラが自動的にマクロタスク間の並列性を抽出するとともに 各ソースプログラム用に最適化したダイナミックスケジューリングコードを生成するためオーバーヘッドを低く抑えることが可能である. 本手法の性能評価をAlliant FX/4およびKendall Square Research KSR1上で行った結果 マクロデータフロー処理がプログラムの実行時間を ループ並列化 マルチタスキング等の従来手法を適用した場合の1/1.92から1/8.10に短縮することが確認された.This paper presents an implementation and performance evaluation of the macrodataflow computation scheme that is a coarse grain parallel processing scheme on shared memory multi-processor systems. In macrodataflow computation, the compiler automatically generates coarse grain tasks called macrotasks, exploits parallelism among macrotasks and generates a dynamic scheduling routine to assign macrotasks to processors. A conventional coarse grain parallel processing scheme such as multi-tasking has drawbacks such as difficulty in the extraction of parallelism among coarse grain tasks by users and large dynamic scheduling overhead caused by OS calls. However, in macrodataflow computation, the compiler exploits parallelism among macrotasks automatically and dynamic scheduling overhead is small because the compiler optimizes a dynamic scheduling routine for each source program. Performance evaluation of the macrodataflow computation scheme on an Alliant FX/4 and a Kendall Square Research KSR1 shows that macrodataflow computation reduces execution time of programs to 1/1.92 - 1/8.10 of execution time by conventional schemes such as loop parallelization and multi-tasking.

    CiNii

  • 有限要素法と境界要素法を利用した電磁界解析の並列処理

    坂本 哲也, 前川 仁孝, 若尾 真治, 小貫 天, 笠原 博徳

    情報処理学会第52回全国大会   4L-8  1996年03月  [査読有り]

  • 電力系統過渡安定度計算の階層的並列処理手法

    西川 健, 前川 仁孝, 中野 恵一, 笠原 博徳

    情報処理学会第52回全国大会   4L-9  1996年03月  [査読有り]

  • 階層型マクロデータフロー処理のためのマクロタスクスケジューリング手法

    赤鹿 秀樹, 岡本 雅巳, 宮沢 稔, 安田 泰勲, 笠原 博徳

    情報処理学会第52回全国大会   1L-1  1996年03月  [査読有り]

  • マルチプラットフォーム・マクロデータフローコンパイラの開発

    安田 泰勲, 合田 憲人, 岩井 啓輔, 岡本 雅巳, 笠原 博徳

    情報処理学会第52回全国大会   1L-3  1996年03月  [査読有り]

  • データ転送と処理のオーバーラップを用いたデータ転送最小化自動並列化コンパイラ

    藤本 謙作, 橋本 茂, 笠原 博徳

    情報処理学会第52回全国大会   1L-2  1996年03月  [査読有り]

  • Performance Evaluation of Fortran Coarse Grain Parallel Processing on Shared Memory Multi-processor Systems

    K. Aida, K. Iwasaki, M. Okamoto, H. Kasahara, S. Narita

    Trans. of IPSJ   37 ( 3 )  1996年03月  [査読有り]

  • データ転送と処理のオーバーラップを考慮したヒューリスティックマルチプロセッサスケジューリングアルゴリズムの最適化アルゴリズムを用いた性能評価

    角谷 清司, 橋本 茂, 笠原 博徳

    1996年電子情報通信学会春季大会講演論文集   D-82  1996年03月  [査読有り]

  • 並列処理の導入による有限要素・境界要素併用解析法の高速化

    若尾 真治, 堀 充利, 前川 仁孝, 坂本 哲也, 笠原 博徳, 小貫 天

    電気学会研究会資料, SA-96-10, RM-96-60    1996年

  • 並列処理の導入による有限要素・境界要素併用解析法の高速化

    若尾 真治, 堀 充利, 前川 仁孝, 坂本 哲也, 笠原 博徳, 小貫 天

    電気学会研究会資料、SA-96-10、RM-96-60    1996年  [査読有り]

  • The Application of Parallel Processing to The Hybrid FE-BE Analysis

    S. Wakao, M. Hori, Y. Maekawa, T. Sakamoto, H. Kasahara, T. Onuki

    Technical Report of IEE Japan, SA-96-10, RM-96-60    1996年  [査読有り]

  • Fortranマルチグレイン並列処理におけるデータローカライゼーション手法

    吉田 明正, 前田 誠司, 尾形 航, 笠原 博徳

    情報処理学会論文誌   36 ( 7 ) 1551 - 1559  1995年07月  [査読有り]

  • A Data-Localization Scheme for Fortran Multi-Grain Parallel Processing

    A. Yoshida, S. Maeda, W. Ogata, H. Kasahara

    Trans. of IPSJ   36 ( 7 ) 1551 - 1559  1995年07月  [査読有り]

  • Data-Localization for Macro-Dataflow Computation Using Static Macrotask Fusion

    A.Yoshida, S. Maeda, K. Fujimoto, H. Kasahara

    Proc. Fifth Workshop on Compilers for Parallel Computers     440 - 453  1995年07月  [査読有り]

    CiNii

  • Parallel Processing Schemes for Fast Vector Quantization with Sorted Codebook

    K. Nakano, H. Kasahara

    Proc. JSPP'95     337 - 344  1995年05月  [査読有り]

  • ソーテッドコードブックベクトル量子化の並列処理

    中野 恵一, 笠原 博徳

    JSPP'95 論文集     337 - 344  1995年05月  [査読有り]

  • OSCAR Fortran Multigrain Compiler

    H. Kasahara

    Stanford University, Hosted by Professor John L. Hennessy and Professor Monica Lam    1995年05月  [査読有り]

  • 階層並列実行ジョブ間スケジューリング手法

    合田 憲人, 岡本 雅巳, 笠原 博徳, 成田 誠之助

    情報処理学会研究報告 ARC-111-1   1995 ( 29 ) 1 - 8  1995年03月

    　概要を見る

    本稿では，複数ジョブの階層並列実行におけるジョブスケジューリング手法について述べる．本稿における複数ジョブの階層並列実行では，各ジョブのコンパイル時の情報をもとにして，OSジョブスケジューラが，各ジョブに複数プロセッサ（すなわちプロセッサグループ）を割り当て，割り当てられたプロセッサグループ上では，単一ジョブ内タスクをスタティックスケジューリングあるいはコンパイラが生成したダイナミックスケジューリングルーチン用いて並列処理する．本稿では，複数ジョブにプロセッサグループを割り当てる場合のスケジューリング手法として，Bin?packingアルゴリズムを用いたFit Processors First Served()を提案する．This paper presents a job scheduling scheme for hierarchical parallel execution of multiple jobs. In the hierarchical parallel execution of multiple jobs, an OS job scheduler allocates processors(or a processor group) to each job referring the information obtained at compile time. On the processor group allocated to a job, tasks in a job are executed by processors using static scheduling or dynamic scheduling with a dynamic scheduling routine generated by the compiler. This paper proposes a job scheduling scheme to allocate processor groups to multiple jobs using Bin-packing algorithm named Fit Processors first Served(FPFS).

    CiNii

  • リカレントニューラルネットワークにおける学習の並列処理

    芹沢 一, 前川 仁孝, 中野 恵一, 笠原 博徳

    電子情報通信学会1995年総合大会   D-149  1995年03月  [査読有り]

  • マルチグレイン並列処理用アーキテクチャシミュレータの概要

    太田 昌人, 尾形 航, 笠原 博徳

    電子情報通信学会1995年総合大会   D-133  1995年03月  [査読有り]

  • 無同期近細粒度並列処理における並列コードスケジューリング

    尾形 航, 太田 昌人, 吉田 明正, 岡本 雅巳, 笠原 博徳

    情報処理学会第50回全国大会   1J-3  1995年03月  [査読有り]

  • 電子回路シミュレーションの粗粒度/近細粒度並列処理手法

    伊藤 泰樹, 前川 仁孝, 高井 峰生, 西川 健, 笠原 博徳

    情報処理学会第50回全国大会   2J-9  1995年03月  [査読有り]

  • 商用共有メモリ型マルチプロセッサシステム上でのマクロデータフロー処理の性能評価

    岩崎 清, 合田 憲人, 笠原 博徳, 成田誠之助

    情報処理学会第50回全国大会   1B-8  1995年03月  [査読有り]

  • 自動並列化コンパイラにおけるデータプレロード・ポストストアを用いたデータ転送オーバヘッドの隠蔽

    藤本 謙作, 笠原 博徳

    情報処理学会第50回全国大会   1J-7  1995年03月  [査読有り]

  • マルチグレイン並列処理におけるデータローカライゼーションのための近細粒度タスクスケジューリング

    吉田 明正, 尾形 航, 岡本 雅巳, 合田 憲人, 笠原 博徳

    情報処理学会第50回全国大会   1J-5  1995年03月  [査読有り]

  • Array Subscript Bit Vector 表示によるデータ依存解析手法

    山下 浩一郎, 安田 泰勲, 宮沢 稔, 笠原 博徳

    情報処理学会第50回全国大会   1J-2  1995年03月  [査読有り]

  • 階層並列実行ジョブ間スケジューリング手法

    合田 憲人, 岡本 雅巳, 笠原 博徳, 成田 誠之助

    情報処理学会研究報告、ARC-111-1    1995年03月  [査読有り]

  • Scheduling Scheme among Hierarchically Parallel Executed Jobs

    K. Aida, M. Okamoto, H. Kasahara, S. Narita

    SIG Notes of IPSJ, ARC-111-1    1995年03月  [査読有り]

  • Fortran粗粒度並列処理におけるDoall/シーケンシャルループ間データローカライゼーション手法

    吉田 明正, 前田 誠司, 尾形 航, 笠原 博徳

    電子情報通信学会論文誌   J78-D-I ( 2 )  1995年02月  [査読有り]

  • A Data-Localization Scheme among Doall/Sequential Loops for Fortran Coarse-Grain Parallel Processing

    A. Yoshida, S. Maeda, W. Ogata, H. Kasahara

    Trans. of IEICE   J78-D-I ( 2 )  1995年02月  [査読有り]

  • 電子回路シミュレーションの階層的並列処理手法

    前川 仁孝, 高井 峰生, 伊藤 泰樹, 西川 健, 笠原 博徳

    電子情報通信学会技術研究報告,CPSY95-22     87 - 94  1995年

  • 電子回路シミュレーションの階層的並列処理手法

    前川 仁孝, 高井 峰生, 伊藤 泰樹, 西川 健, 笠原 博徳

    電子情報通信学会技術研究報告,CPSY95-22     87 - 94  1995年  [査読有り]

  • ACM International Conference on Supercomputing(ICS'95)参加報告

    笠原博徳, 吉田明正

    電気学会論文誌   115-C ( 10 ) 1221  1995年  [査読有り]

  • ICS'95参加報告

    吉田 明正, 笠原 博徳

    情報処理学会学会誌   36 ( 8 ) 777 - 778  1995年  [査読有り]

  • Participation Report of ICS'95

    A. Yoshida, H. Kasahara

    Trans. of IPSJ   36 ( 8 ) 777 - 778  1995年  [査読有り]

  • Participation Report of ACM International Conference on Supercomputing (ICS'95)

    H. Kasahara, A. Yoshida

    Trans. of IEEE   115-C ( 10 ) 1221  1995年  [査読有り]

  • A Hierarchical Parallel Processing Scheme of Circuit Simulation

    Y. Maekawa, M. Takai, T. Ito, K. Nishikawa, H. Kasahara

    SIG Notes of IEE, CPSY95-22     87 - 94  1995年  [査読有り]

  • Performance evaluation of macrodataflow computation on shared memory multiprocessors

    K AIDA, K IWASAKI, H KASAHARA, S NARITA

    IEEE PACIFIC RIM CONFERENCE ON COMMUNICATIONS, COMPUTERS, AND SIGNAL PROCESSING - PROCEEDINGS     50 - 54  1995年  [査読有り]

  • Hierarchical macro-dataflow computation scheme

    M OKAMOTO, K YAMASHITA, H KASAHARA, S NARITA

    IEEE PACIFIC RIM CONFERENCE ON COMMUNICATIONS, COMPUTERS, AND SIGNAL PROCESSING - PROCEEDINGS     44 - 49  1995年  [査読有り]

  • Near fine grain parallel processing of circuit simulation using direct method

    Y MAEKAWA, K NAKANO, M TAKAI, H KASAHARA

    IEEE PACIFIC RIM CONFERENCE ON COMMUNICATIONS, COMPUTERS, AND SIGNAL PROCESSING - PROCEEDINGS     272 - 276  1995年  [査読有り]

  • Compilation scheme for near fine grain parallel processing on a multiprocessor system without explicit synchronization

    W OGATA, K FUJIMOTO, M OOTA, H KASAHARA

    IEEE PACIFIC RIM CONFERENCE ON COMMUNICATIONS, COMPUTERS, AND SIGNAL PROCESSING - PROCEEDINGS     327 - 332  1995年  [査読有り]

  • A data-localization scheme using task-fusion for macro-dataflow computation

    A YOSHIDA, S MAEDA, K FUJIMOTO, H KASAHARA

    IEEE PACIFIC RIM CONFERENCE ON COMMUNICATIONS, COMPUTERS, AND SIGNAL PROCESSING - PROCEEDINGS     135 - 140  1995年  [査読有り]

  • 回路分割を用いた電子回路シミュレーションの並列化手法

    前川 仁孝, 高井 峰生, 伊藤 泰樹, 西川 健, 笠原 博徳

    電気学会情報処理研究会報告 IP-94-44    1994年12月

  • マルチプロセッサシステムOSCAR上での無同期近細粒度並列処理のためのコンパイル手法

    尾形 航, 太田 昌人, 吉田 明正, 岡本 雅巳, 笠原 博徳

    電気学会情報処理研究会報告, IP-94-41    1994年12月

  • マクロデータフロー処理におけるDoall/シーケンシャルループ間データローカライゼーション手法

    吉田 明正, 前田 誠司, 尾形 航, 笠原 博徳

    電気学会情報処理研究会資料, IP-94-40    1994年12月

  • 回路分割を用いた電子回路シミュレーションの並列化手法

    前川 仁孝, 高井 峰生, 伊藤 泰樹, 西川 健, 笠原 博徳

    電気学会情報処理研究会報告、IP-94-44    1994年12月  [査読有り]

  • マルチプロセッサシステムOSCAR上での無同期近細粒度並列処理のためのコンパイル手法

    尾形 航, 太田 昌人, 吉田 明正, 岡本 雅巳, 笠原 博徳

    電気学会情報処理研究会報告、IP-94-41    1994年12月  [査読有り]

  • マクロデータフロー処理におけるDoall/シーケンシャルループ間データローカライゼーション手法

    吉田 明正, 前田 誠司, 尾形 航, 笠原 博徳

    電気学会情報処理研究会資料、IP-94-40    1994年12月  [査読有り]

  • A Data-Localization Scheme among Doall/Sequential Loops for Macro-Dataflow Computation

    A. Yoshida, S. Maeda, W. Ogata, H. Kasahara

    Technical Report of IEE Japan, IP-94-40    1994年12月  [査読有り]

  • Parallel Processing Scheme of Electronic Circuit Simulation Using Circuit Tearing

    Y. Maekawa, M. Takai, T. Itoh, T. Nishikawa, H. Kasahara

    SIG Notes of IEE, IP-94-44    1994年12月  [査読有り]

  • Compilation Scheme for Near Fine Grain Parallel Processing without Synchronization on Multiprocessor System OSCAR

    W. Ogata, M. Oota, A. Yoshida, M. Okamoto, H. Kasahara

    SIG Notes of IEE, IP-94-41    1994年12月  [査読有り]

  • ソートされたコードブックを用いた高速ベクトル量子化

    中野 恵一, 笠原 博徳

    電子情報通信学会論文誌   J77-D-II ( 10 ) 1984 - 1992  1994年10月  [査読有り]

  • Fast Vector Quantization Using Sorted Codebook

    K. Nakano, H. Kasahara

    Trans. of IEICE   J77-D-II ( 11 ) 1984 - 1992  1994年10月  [査読有り]

  • Fortranマクロデータフロー処理におけるデータローカライゼーション手法

    吉田 明正, 前田 誠司, 尾形 航, 笠原 博徳

    情報処理学会論文誌   35 ( 9 ) 1848 - 1860  1994年09月  [査読有り]

  • 粗粒度並列処理におけるDoall/シーケンシャルループ間データローカライゼーション手法

    吉田 明正, 前田 誠司, 尾形 航, 山下 浩一郎, 笠原 博徳

    情報処理学会第49回全国大会   4T-7  1994年09月  [査読有り]

  • A Data-Localization Scheme for Fortran Macro-Dataflow Computation

    A. Yoshida, S. Maeda, W. Ogata, H. Kasahara

    Trans. of IPSJ   35 ( 9 ) 1848 - 1860  1994年09月  [査読有り]

  • ソーテッドコードブックベクトル量子化の並列探索による高速化手法

    中野 恵一, 笠原 博徳

    電子情報通信学会技術研究報告 CPSY94-42    1994年07月

  • マクロデータフロー処理のマルチジョブ実行手法

    合田 憲人, 岡本 雅巳, 笠原 博徳, 成田 誠之助

    情報処理学会研究報告 OS-65-4    1994年07月

  • ソーテッドコードブックベクトル量子化の並列探索による高速化手法

    中野 恵一, 笠原 博徳

    電子情報通信学会技術研究報告 CPSY94-42    1994年07月  [査読有り]

  • マクロデータフロー処理のマルチジョブ実行手法

    合田 憲人, 岡本 雅巳, 笠原 博徳, 成田 誠之助

    情報処理学会研究報告、OS-65-4    1994年07月  [査読有り]

  • Parallel Search Scheme for Fast Vector Quantization with Sorted Codebook

    K. Nakano, H. Kasahara

    Technical Report of IEICE, CPSY94-42    1994年07月  [査読有り]

  • A Multi-job Execution Scheme for Macro-dataflow Computation

    K. Aida, M. Okamoto, H. Kasahara, S. Narita

    SIG Notes of IPSJ, OS-65-4    1994年07月  [査読有り]

  • 直接法を用いた電子回路シミュレーションの近細粒度並列処理

    前川 仁孝, 田村 光雄, 中山 功, 吉成 泰彦, 笠原 博徳

    電気学会論文誌C   114-C ( 5 ) 579 - 587  1994年05月  [査読有り]

  • マルチグレイン並列処理におけるデータローカライゼーション手法

    吉田 明正, 前田 誠司, 尾形 航, 笠原 博徳

    情報処理学会並列処理シンポジウム, JSPP'94論文集    1994年05月  [査読有り]

  • Near Fine Grain Parallel Processing of Circuit Simulation Using Direct Method

    Y. Maekawa, M. Tamura, I. Nakayama, Y. Yoshinari, H. Kasahara

    Trans. IEE of Japan   114-C ( 5 ) 579 - 587  1994年05月  [査読有り]

  • A Data-Localization Scheme for Multi-Grain Parallel Processing

    A. Yoshida, S. Maeda, W. Ogata, H. Kasahara

    Joint Symposium on Parallel Processing 1994    1994年05月  [査読有り]

  • スタティックスケジューリングを用いたマルチプロセッサシステム上の無同期近細粒度並列処理

    尾形 航, 吉田 明正, 合田 憲人, 岡本 雅巳, 笠原 博徳

    情報処理学会論文誌   35 ( 4 ) 522 - 531  1994年04月  [査読有り]

  • OSCARマルチグレインコンパイラにおける階層型マクロデータフロー処理手法

    岡本 雅巳, 合田 憲人, 宮沢 稔, 本多 弘樹, 笠原 博徳

    情報処理学会論文誌   35 ( 4 ) 513 - 521  1994年04月  [査読有り]

  • Near Fine Grain Parallel Processing without Synchronization using Static Scheduling

    W. Ogata, A. Yoshida, K. Aida, M. Okamoto, H. Kasahara

    Trans. of IPSJ   35 ( 4 ) 522 - 531  1994年04月  [査読有り]

    　概要を見る

    マルチプロセッサシステム上でFortranプログラム中の基本ブロックを並列処理する手法として、従来よりコンパイル時のスタティックスケジューリングを用いた近細粒度並列処理手法が提案されている。しかし、従来の方式ではタスク間のデータ依存に基づく先行制約を保証するため並列プログラム中に同期コードを埋め込まねばならず、実行時の同期オーバヘッドが比較的大きいという問題があった。本論文ではマシンコードスケジューリングの精度を引巻上げ、マシンクロックレベルで命令実行タイミングを最適化し、すべての同期コードを除去することで同期オーバヘッドを低減する手法について提案する。また本手法を、ハードウェアアーキテクチャ面からサポートするよう設計された実マルチプロセッサシステムOSCAR上でインプリメントし、無同期実行の効果を検証した結果についても報告する。

    CiNii

  • A Hierarchical Macro-dataflow Computation Scheme of OSCAR Multi-grain Compiler

    M. Okamoto, K. Aida, M. Miyazawa, H. Honda, H. Kasahara

    Trans. of IPSJ   35 ( 4 ) 513 - 521  1994年04月  [査読有り]

  • 主記憶共有マルチプロセッサシステム上でのマクロデータフロー処理の性能評価

    合田 憲人, 岩崎 清, 松本 健, 岡本 雅巳, 笠原 博徳, 成田 誠之助

    情報処理学会研究会報告, ARC-105-9, HPC-50-9    1994年03月

  • 主記憶共有型マルチプロセッサシステム上でのマクロデータフロー処理の性能評価

    松本健, 合田憲人, 岩崎清, 笠原博徳

    情報処理学会第48回全国大会   2B-5  1994年03月  [査読有り]

  • 階層型マクロデータフロー 処理におけるサブルーチン並列処理手法

    宮沢稔, 岡本雅巳, 笠原博徳

    情報処理学会第48回全国大会   2B-4  1994年03月  [査読有り]

  • マルチグレイン並列処理におけるタスク融合を用いたデータローカライゼション手法

    前田誠司, 吉田明正, 笠原博徳

    情報処理学会第48回全国大会   2B-3  1994年03月  [査読有り]

  • マクロデータフロー処理のためのジョブスケジューリング

    合田憲人, 笠原博徳, 成田誠之助

    情報処理学会第48回全国大会   2H-5  1994年03月  [査読有り]

  • OSCARアプリケーション専用目的コンパイラにおける超階層マクロデータフロー処理

    黒田泰, 田村光雄, 前川仁孝, 笠原博徳

    情報処理学会第48回全国大会   5G-7  1994年03月  [査読有り]

  • 主記憶共有マルチプロセッサシステム上でのマクロデータフロー処理の性能評価

    合田 憲人, 岩崎 清, 松本 健, 岡本 雅巳, 笠原 博徳, 成田 誠之助

    情報処理学会研究会報告, ARC-105-9, HPC-50-9    1994年03月  [査読有り]

  • Performance Evaluation of Macro-dataflow Computation on Shared Memory Multi-processor System

    K. AIDA, K. IWASAKI, K. MATSUMOTO, M. OKAMOTO, H. KASAHARA, S. NARITA

    Technical Report of IPSJ, ARC-105-9, HPC-50-9    1994年03月  [査読有り]

  • 分散共有メモリ型マルチプロセッサシステムにおけるデータ転送と処理のオーバーラップスケジューリング手法

    平山直紀, 藤原和典, 笠原博徳

    1994年電子情報通信学会春季全国大会   D-134  1994年03月  [査読有り]

  • プロセッサ間通信を考慮した実行時間最小マルチプロセッサスケジューリングアルゴリズム

    野沢幸輝, 笠原博徳

    1994年電子情報通信学会春季全国大会   D-133  1994年03月  [査読有り]

  • 自動並列化コンパイラ

    笠原 博徳

    情報処理学会超並列計算機の現状と将来シンポジウム    1994年02月  [査読有り]

  • Automatic Parallelizing Compilers

    H. Kasahara

    Symposium on current status and Future of Massively Parallel Machines    1994年02月  [査読有り]

  • Fortran Macro-Dataflow Compiler

    H. Honda, K. Aida, M. Okamoto, A. Yoshida, W. Ogata, H. Kasahara

    Proceedings of Fourth Workshop on Compilers for Parallel Computers    1993年12月  [査読有り]

  • マルチプロセッサシステム上における非線形方程式求解の並列処理：電力潮流計算を例として

    中野恵一, 笠原博徳

    電子情報通信学会技術研究報告   93 ( 302 (CPSY93-36) ) 9 - 15  1993年11月

  • マルチプロセッサシステム上における非線形方程式求解の並列処理：電力潮流計算を例として

    中野恵一, 笠原博徳

    電子情報通信学会技術研究報告   93 ( 302(CPSY93-36) ) 9 - 15  1993年11月  [査読有り]

  • 連続・離散時間制御システムシミュレーションの並列処理

    山本裕治, 鳥居宏行, 前川仁孝, 田村光雄, 笠原博徳, 成田誠之助

    電気学会論文誌C   113-C ( 11 )  1993年11月  [査読有り]

  • 並列処理ソフトウェア

    笠原博徳

    電気学会論文誌C   113-C ( 11 )  1993年11月  [査読有り]

  • マルチプロセッサシステム上での非線形方程式求解の並列処理

    中野恵一, 笠原博徳

    電気学会論文誌   113-C ( 11 )  1993年11月  [査読有り]

  • Software for Parallel Processing

    H. Kasahara

    Trans.IEE of Japan   113-C ( 11 )  1993年11月  [査読有り]

  • Parallel Processing of Non-Linear Equations Solution on Multiprocessor Systems

    K. Nakano, H. Kasahara

    Trans.IEE of Japan   113-C ( 11 )  1993年11月  [査読有り]

  • Parallel Processing of Continuous/Discrete-Time Control Systems Simulation

    Y. Yamamoto, H. Torii, Y. Maekawa, M. Tamura, H. Kasahara, S. Narita

    Trans.IEE of Japan   113-C ( 11 )  1993年11月  [査読有り]

  • Parallel Processing of Non-linear Equations Solution on Multiprocessor Systems -Load Flow Calculation as an Example-

    K. Nakano, H. Kasahara

    Technical Report of IEICE   93 ( 302 (CPSY93-36) ) 9 - 15  1993年11月  [査読有り]

    　概要を見る

    本稿では,マルチプロセッサシステム上でのNewton-Raphson法を用いた非線型方程式求解の並列処理手法を提案する.ここでは非線形方程式の一例として電力潮流計算を例に取りながら議論を進める.本手法では,Newton-Raphson法を用いた連立非線形方程式求解に必要なスパース線形方程式求解には,収束性に問題のある間接法ではなく直接法を用いる.すなわち本手法では,LU分解を伴う直接法を用いた非線形方程式求解の並列化を目的とする.本手法では,データ転送を考慮したスタティック・スケジューリングを用い,データ転送および同期のオーバーヘッドを最小化し,マルチプロセッサシステム上で,効率良い並列処理を実現する.本手法の有効性は実マルチプロセッサシステムOSCAR上で検証される.

    CiNii

  • 並列処理のためのシステムソフトウェア

    笠原博徳

    情報処理   34 ( 9 ) p1133 - 1186  1993年09月  [査読有り]

    CiNii

  • System Software for Parallel Processing

    H. Kasahara

    IPSJ MAGAZINE   34 ( 9 )  1993年09月  [査読有り]

  • マクロデータフロー処理におけるデータローカライゼーション手法

    吉田明正, 前田誠司, 尾形航, 岡本雅巳, 笠原博徳, 本多弘樹

    電子情報通信学会技術研究報告   93 ( 180 (CPSY93-23) ) 81 - 88  1993年08月

  • マクロデータフロー処理におけるデータローカライゼーション手法

    吉田明正, 前田誠司, 尾形航, 岡本雅巳, 笠原博徳, 本多弘樹

    電子情報通信学会技術研究報告   93 ( 180 (CPSY93-23) ) 81 - 88  1993年08月  [査読有り]

  • A Data-Localization Scheme for Macro-Dataflow Computation

    A. Yoshida, S. Maeda, W. Ogata, M. Okamoto, H. Honda, H. Kasahara

    Technical Report of IEICE   93 ( 180 (CPSY93-23) ) 81 - 88  1993年08月  [査読有り]

  • 実行開始条件による並列性検出手法ループへの拡張

    本多弘樹, 合田憲人, 岡本雅巳, 笠原博徳

    情報処理学会並列処理シンポジウムJSPP'93論文集    1993年05月  [査読有り]

  • スタティックスケジューリングを用いたマルチプロセッサシステム上の無同期細粒度並列処理

    尾形航, 吉田明正, 合田憲人, 岡本雅巳, 笠原博徳

    情報処理学会並列処理シンポジウムJSPP'93論文集    1993年05月  [査読有り]

  • OSCARマルチグレインコンパイラにおける階層型マクロデータフロー処理手法

    岡本雅巳, 合田憲人, 宮沢稔, 笠原博徳, 本多弘樹

    情報処理学会並列処理シンポジウムJSPP'93論文集    1993年05月  [査読有り]

  • Parallelism Detection Scheme with Execution Conditions for Loops

    H. Honda, K. Aida, M. Okamoto, H. Kasahara

    Joint Symposium on Parallel Processing 1993    1993年05月  [査読有り]

  • Near Fine Grain Parallel Processing without Synchronization using Static Scheduling

    W. Ogata, A. Yoshida, K. Aida, M. Okamoto, H. Kasahara

    Joint Symposium on Parallel Processing 1993    1993年05月  [査読有り]

  • A Hierarchical Macro-Dataflow Computation Scheme of OSCAR Multi-grain Compiler

    M. Okamoto, K. Aida, M. Miyazawa, H. Honda, H. Kasahara

    Joint Symposium on Parallel Processing 1993    1993年05月  [査読有り]

  • 並列コンピュータの動向

    笠原 博徳

    日本機械学会第70期総会先端技術フォーラム    1993年04月  [査読有り]

  • 学会誌パネル討論会「並列計算機の実用化・商用化を逡巡させる諸要因とは その徹底分析と克服」

    稲上泰弘, 小柳義夫, 笠原博徳, 島崎真昭, 高橋延匡, 瀧和男(ICOT, 山田実(日本T, 吉岡顕(東大, 富田真治

    情報処理   34/4,  1993年04月  [査読有り]

  • What are reasons to prevent parallel computer practical products?

    Y. Inagami, H. Shimazaki, M. Yamada, Y. Koyanagi, N. Takahashi, A. Yoshioka, H. Kasahara, K. Taki

    IPSJ   34 ( 4 )  1993年04月  [査読有り]

  • Perspective on Parallel Computers

    H. Kasahara

    Advanced Technology Forum of the 70th Congress of The Japan Society of Mechanical Engineers    1993年04月  [査読有り]

  • 無同期細粒度並列処理のためのデータ転送順序最適化

    尾形 航, 吉田 明正, 合田 憲人, 岡本 雅巳, 笠原 博徳

    報処理学会第46回全国大会   6L-3  1993年03月  [査読有り]

  • 通信時間を含む実行時間最小マルチプロセッサスケジューリングアルゴリズム

    宮川 尚, 野沢 幸輝, 笠原 博徳

    電子情報通信学会春期全国大会   D-150  1993年03月  [査読有り]

  • 直接解法による電子回路シミュレーションの並列処理

    吉成 泰彦, 中山 功, 田村 光雄, 前川 仁孝, 笠原 博徳, 成田 誠之助

    電子情報通信学会春期全国大会   D-159  1993年03月  [査読有り]

  • ローカルメモリを有するマルチプロセッサシステムにおけるデータプレロード・ポストストアスケジューリングアルゴリズム

    林田 宏一, 藤原 和典, 笠原 博徳

    電子情報通信学会春期全国大会   D-152  1993年03月  [査読有り]

  • マルチプロセッサシステム上の回路シミュレーションのための回路分割手法

    中山 功, 吉成 泰彦, 田村 光雄, 前川 仁孝, 笠原 博徳, 成田 誠之助

    電子情報通信学会春期全国大会   D-158  1993年03月  [査読有り]

  • マルチプロセッサシステムのためのタスク融合手法

    中谷 徳夫, 宮本 宏行, 野沢 幸輝, 笠原 博徳

    電子情報通信学会春期全国大会   D-151  1993年03月  [査読有り]

  • 実行開始条件による並列性検出手法 ループへの拡張

    本田 弘樹, 笠原 博徳

    情報処理学会第46回全国大会   6E-4  1993年03月  [査読有り]

  • ソートされたコードブックを用いた高速ベクトル量子化

    中野 恵一, 笠原 博徳

    情報処理学会第46回全国大会   5K-1  1993年03月  [査読有り]

  • Fortran マクロデータフロー処理におけるデータローカライゼーション

    吉田 明正, 前田 誠司, 岡本 雅巳, 合田 憲人, 本多 弘樹, 笠原 博徳

    情報処理学会第46回全国大会   8L-3  1993年03月  [査読有り]

  • OSCAR Fortranマルチグレインコンパイラ

    吉田 明正, 岡本 雅巳, 合田 憲人, 尾形 航, 本多 弘樹, 笠原 博徳

    情報処理学会研究報告   92 ( 85 (PRG-9) ) 71 - 78  1992年10月

  • マルチプロセッサシステム上の無同期細粒度並列処理

    尾形 航, 岡本 雅巳, 本多 弘樹, 笠原 博徳, 成田 誠之助

    電子情報通信学会技術報告   92   59 - 66  1992年10月

  • マルチプロセッサシステム上の無同期細粒度並列処理

    尾形 航, 岡本 雅巳, 本多 弘樹, 笠原 博徳, 成田 誠之助

    電子情報通信学会技術報告   92   59 - 66  1992年10月  [査読有り]

  • OSCAR Fortranマルチグレインコンパイラ

    吉田 明正, 岡本 雅巳, 合田 憲人, 尾形 航, 本多 弘樹, 笠原 博徳

    情報処理学会研究報告   92 ( 85 (PRG-9) ) 71 - 78  1992年10月  [査読有り]

    CiNii

  • Near Fine Grain Parallel Processing on a Multiprocessor System Without Synchronization

    W. Ogata, M. Okamoto, H. Honda, H. Kasahara, S. Narita

    Technical Report of IEICE   92   59 - 66  1992年10月  [査読有り]

  • OSCAR Fortran Multi Grain Parallelizing Compiler

    Yoshida, M. Okamoto, K. Aida, W. Ogata, H. Honda, H. Kasahara

    SIG Notes of IPSJ   92 ( 85 (PRG-9) ) 71 - 78  1992年10月  [査読有り]

  • Fortran マクロデータフロー処理のマルチプロセッサスーパーコンピュータ上での評価

    合田 憲人, 松本 健, 岡本 雅巳, 吉田 明正, 本田 弘樹, 笠原 博徳, 成田 誠之助

    電子情報通信学会技術報告   92 ( 172 (CPSY92-13) ) 33 - 40  1992年08月

  • Fortranプログラムの階層的マクロデータフロー処理手法

    岡本 雅巳, 合田 憲人, 尾形 航, 吉田 明正, 本多 弘樹, 笠原 博徳

    情報処理学会研究報告   92 ( 64 (ARC-95) ) 105 - 112  1992年08月

    　概要を見る

    本論文ではFortranプログラムにおける，ループ間・サブルーチン間の粗粒度並列性を階層的に利用する階層的マクロデータフロー処理手法について述べる．筆者らはすでに粗粒度タスク間の並列性を最早実行可能条件解析を用いて抽出する単階層マクロデータフロー処理手法を実現している．階層的マクロデータフロー処理は，従来の単階層マクロデータフロー処理では利用されていなかったループやサブルーチン等のマクロタスク内部の粗粒度並列性も抽出することを可能にする．特に，本論文ではこの階層的マクロデータプロー処理手法における粗粒度タスク（マクロタスク）の階層的定義手法，マクロタスク間の階層的並列性抽出手法，および階層的に定義されたマクロタスクの階層的なプロセッサクラスクへのスケジューリング方式について述べる．また，本手法のOSCAR上での性能評価についても述べる．This paper proposes a hierarchical macro-dataflow computation scheme which hierarchically exploits the coarse grain parallelism among loops and subroutines in a Fortran program. The authors have already implemented a single layer macro-dataflow processing compiler using the earliest executable condition analysis among the highest level macrotasks. The hierarchical macro-dataflow computation allows us to exploit the coarse grain parallelism inside a macrotask like a subroutine or a loop hierarchically. This paper especially describes a hierarchical definition of macrotasks, a parallelism extaction scheme among macrotasks defined inside an upper layer macrotask and a scheduling scheme which assigns hierarchical macrotasks on hierarchical processor clusters. Also, a performance of the hierarchical macro-dataflow computation is ecaluated on a multiprocessor system OSCAR.

    CiNii

  • 密結合型マルチプロセッサシステム上でのProlog OR並列処理の実現

    甲斐 宗徳, 加茂 正充, 佐藤 弘幸, 笠原 博徳

    電子情報通信学会論文誌   J75-D-I ( 8 ) 675 - 684  1992年08月  [査読有り]

    CiNii

  • データプレロードおよびポストストアを考慮したマルチプロセッサスケジューリングアルゴリズム

    藤原 和典, 白鳥 健介, 鈴木 真, 笠原 博徳

    電子情報通信学会論文誌   J75-D-I ( 8 ) 495 - 503  1992年08月  [査読有り]

    CiNii

  • Fortranマクロデータフロー処理のマクロタスク生成手法

    笠原 博徳, 合田 憲人, 吉田 明正, 岡本 雅巳, 本多 弘樹

    電子情報通信学会論文誌   J75-D-I ( 8 ) 511 - 525  1992年08月  [査読有り]

    CiNii

  • Fortranプログラム粗粒度タスクのOSCARにおける並列実行方式

    本多 弘樹, 合田 憲人, 岡本 雅巳, 笠原 博徳

    電子情報通信学会論文誌   J75-D-I ( 8 ) 526 - 535  1992年08月  [査読有り]

    CiNii

  • Fortran マクロデータフロー処理のマルチプロセッサスーパーコンピュータ上での評価

    合田 憲人, 松本 健, 岡本 雅巳, 吉田 明正, 本田 弘樹, 笠原 博徳, 成田 誠之助

    電子情報通信学会技術報告   92 ( 172 (CPSY92-13) ) 33 - 40  1992年08月  [査読有り]

  • Fortranプログラムの階層的マクロデータフロー処理手法

    岡本 雅巳, 合田 憲人, 尾形 航, 吉田 明正, 本多 弘樹, 笠原 博徳

    情報処理学会研究報告   92 ( 64 (ARC-95) ) 105 - 112  1992年08月  [査読有り]

  • Multiprocessor Scheduling Algorithms Considering Data-Preloading and Poststoring

    K. Fujiwara, K. Shiratori, M. Suzuki, H. Kasahara

    Trans. of IEICE   J75-D-I ( 8 ) 495 - 503  1992年08月  [査読有り]

    CiNii

  • Implementation of an OR-Parallel Processing Scheme of Prolog on Tightly-Coupled Multiprocessor System

    M. Kai, M. Kamo, H. Sato, H. Kasahara

    Trans. of IEICE   J75-D-I ( 8 ) 675 - 684  1992年08月  [査読有り]

    CiNii

  • Coarse Grain Parallel Execution Scheme of a Fortran Program on OSCAR

    H. Honda, K. Aida, M. Okamoto, H. Kasahara

    Trans. of IEICE   J75-D-I ( 8 ) 526 - 535  1992年08月  [査読有り]

    CiNii

  • A Macro-Task Generation Scheme for Fortran Macro-Dataflow Computation

    H. Kasahara, K. Aida, A. Yoshida, M. Okamoto, H. Honda

    Trans. of IEICE   J75-D-I ( 8 ) 511 - 525  1992年08月  [査読有り]

    CiNii

  • Evaluation of Fortran Macro-dataflow Computation on a Multi-processor Supercomputer

    K. Aida, K. Matsumoto, M. Okamoto, A. Yoshida, H. Honda, H. Kasahara, S. Narita

    Technical Report of IEICE   92 ( 172 (CPSY92-13) ) 33 - 40  1992年08月  [査読有り]

  • A HIERARCHICAL MACRO-DATAFLOW COMPUTATION SCHEME OF FORTRAN PROGRAMS

    M. Okamoto, K. Aida, W. Ogata, A. Yoshida, H. Honda, H. Kasahara

    SIG Notes of IPSJ   92 ( 64 (ARC-95) ) 105 - 112  1992年08月  [査読有り]

  • OSCAR Multigrain Parallelizing compiler and Its Performance

    H. Kasahara

    CSRD, University of Illinois at Urbana-Champaign, Hosted by Professor Rudolf Eigenmann    1992年08月  [査読有り]

  • リアルタイムシステムにおける並列処理

    笠原 博徳

    計測と制御   31 ( 7 )  1992年07月  [査読有り]

  • Multi-grain Parallelizing Compiler and Its Performance

    H. Kasahara

    Third Workshop on Compilers for Parallel Computers, Panel: How good are parallelizing compilers in practice? ,Vienna, Austria    1992年07月  [査読有り]

  • Near Fine Grain Parallelizing Compiler for OSCAR

    H. Kasahara, H. Honda, K. Aida, M. Okamoto, A. Yoshida, W. Ogata, S. Narita

    Proceedings of Third Workshop on Compilers for Parallel Computers    1992年07月  [査読有り]

  • Parallel Processing in Real Time Systems

    H. Kasahara

    Journal of the Society of Instrument and Control Engineers   31 ( 7 )  1992年07月  [査読有り]

  • A PARALLEL PROCESSING SCHEME OF CIRCUIT SIMULATION ON A MULTIPROCESSOR SYSTEM

    W. Premchaiswadi, Y. Maekawa, M. Tamura, H. Kasahara, S. Narita

    日本シミュレーション学会論文誌   11 ( 2 )  1992年06月  [査読有り]

  • 並列計算機の実用化・商用化を逡巡させる諸要因とは？並列化コンパイラの現状と将来 (パネルディスカッション)

    笠原 博徳

    情報処理学会並列処理シンポジウムJSPP'92    1992年06月  [査読有り]

  • 近細粒度タスクを用いた電子回路シミュレーションの並列処理

    前川 仁孝, 田村 光雄, W. Premchaiswadi, 笠原 博徳, 成田 誠之助

    情報処理学会並列処理シンポジウムJSPP'92    1992年06月  [査読有り]

  • Parallel Processing of Circuit Simulation Using the Near Fine Grain Tasks

    Y. Maekawa, M. Tamura, W. Premchaiswadi, H. Kasahara, S. Narita

    Joint Symposium on Parallel Processing 1992    1992年06月  [査読有り]

  • Present and Future of Parallelizing Compilers

    H. Kasahara

    Joint Symposium on Parallel Processing 1992    1992年06月  [査読有り]

  • A PARALLEL PROCESSING SCHEME OF CIRCUIT SIMULATION ON A MULTIPROCESSOR SYSTEM

    W. Premchaiswadi, Y. Maekawa, M. Tamura, H. Kasahara, S. Narita

    Trans. of the Japan Society for Simulation Technology   11 ( 2 )  1992年06月  [査読有り]

  • 「マルチプロセッサスーパコンピュータPHIの研究開発」の編集にあたって

    鈴木滋, 笠原博徳

    情報処理   33 ( 5 ) p512 - 565  1992年05月

    CiNii

  • OSCAR上でのスパース行列直接解法の並列処理

    笠原 博徳, ウィチェン プレムチャイサワディ, 田村 光雄, 前川 仁孝, 成田 誠之助

    情報処理学会論文誌   33 ( 4 )  1992年04月  [査読有り]

  • Parallel Processing of Direct Solution Method for Unstructured Sparse Matrices on OSCAR

    H. Kasahara, W. Premchaiswadi, M. Tamura, Y. Maekawa, S. Narita

    Trans. of IPSJ   33 ( 4 )  1992年04月  [査読有り]

  • 連続・離散時間制御システム・リアルタイムシミュレーションの並列処理手法

    鳥居 宏行, 田村 光雄, 前川 仁孝, 山本 裕治, 笠原 博徳, 成田 誠之助

    電子情報通信学会技術研究報告   92 ( 28 (CPSY91-80) ) 67 - 74  1992年03月

    CiNii

  • 連続・離散時間制御システム・リアルタイムシミュレーションの並列処理手法

    鳥居 宏行, 田村 光雄, 前川 仁孝, 山本 裕治, 笠原 博徳, 成田 誠之助

    電子情報通信学会技術研究報告   92 ( 28 (CPSY91-80) ) 67 - 74  1992年03月  [査読有り]

  • 専用目的コンパイラ開発用並列化中間言語とその処理系

    田村 光雄, 前川 仁孝, 笠原 博徳, 成田 誠之助

    情報処理学会第44回全国大会   3D-1  1992年03月  [査読有り]

  • 階層的マクロデータフロー処理のインプリメント手法

    岡本 雅巳, 合田 憲人, 尾形 航, 吉田 明正, 本多 弘樹, 笠原 博徳

    情報処理学会第44回全国大会   2D-9  1992年03月  [査読有り]

  • 階層メモリマルチプロセッサシステム上でのデータ分割・配置及びデータ転送と処理のオーバーラッピング手法

    藤原 和典, 林田 宏一, 笠原 博徳

    情報処理学会第44回全国大会   2D-10  1992年03月  [査読有り]

  • マルチプロセッサスーパーコンピュータ上でのFORTRANマクロデータフロー処理

    合田 憲人, 岡本 雅巳, 尾形 航, 本多 弘樹, 笠原 博徳, 成田 誠之助

    情報処理学会第44回全国大会   2D-6  1992年03月  [査読有り]

  • OSCAR上での直接法を用いた回路シミュレーションの並列処理

    前川 仁孝, 田村 光雄, Wichian Premchaiswadi, 笠原 博徳, 成田 誠之助

    情報処理学会第44回全国大会   3D-2  1992年03月  [査読有り]

  • A PARALLEL PROCESSING SCHEME FOR REAL TIME SIMULATION OF CONTINUOUS-AND DISCRETE-TIME CONTROL SYSTEM

    H. Torii, M. Tamura, Y. Maekawa, Y. Yamamoto, H. Kasahara, S. Narita

    Technical Report of IEICE   92 ( 28 (CPSY91-80) ) 67 - 74  1992年03月  [査読有り]

  • Prolog OR並列処理における副作用対処法

    佐藤 弘幸, 加茂 正充, 甲斐 宗徳, 笠原 博徳

    1992年電子情報通信学会全国大会   D-127  1992年03月  [査読有り]

  • OSCAR 上での連続・離散時間制御システムシミュレーションの並列処理

    鳥居 弘行, 山本 裕治, 川田 雄司, 笠原 博徳, 成田 誠之助

    1992年電子情報通信学会全国大会   D-128  1992年03月  [査読有り]

  • A MULTI-GRAIN PARALLELIZING COMPILATION SCHEME FOR OSCAR (OPTIMALLY SCHEDULED ADVANCED MULTIPROCESSOR)

    H KASAHARA, H HONDA, A MOGI, A OGURA, K FUJIWARA, S NARITA

    LECTURE NOTES IN COMPUTER SCIENCE   589   281 - 297  1992年  [査読有り]

    　概要を見る

    This paper proposes a multi-grain parallelizing compilation scheme for Fortran programs. The scheme hierarchically exploits parallelism among coarse grain tasks, such as, loops, subroutines or basic blocks, among medium grain tasks like loop iterations and among near fine grain tasks like statements. Parallelism among the coarse grain tasks called the macrotasks is exploited by carefully analyzing control dependences and data dependences. The macrotasks are dynamically assigned to processor clusters to cope with run-time uncertainties, such as, conditional branches among the macrotasks and variation of execution time of each macrotask. The parallel processing of macrotasks is called the macro-dataflow computation. A macrotask composed of a Do-all loop, which is assigned onto a processor cluster, is processed in the medium grain in parallel by processors inside the processor cluster. A macrotask composed of a sequential loop or a basic block is processed on a processor cluster in the near fine grain by using static scheduling. A macro task composed of subroutine or a large sequential loop is processed by hierarchically applying macro-dataflow computation inside a processor cluster. Performance of the proposed scheme is evaluated on a multiprocessor system named 0 SCAR. The evaluation shows that the multi-grain parallel processing effectively exploits parallelism from Fortran programs.

  • A MULTI-GRAIN PARALLELIZING COMPILATION SCHEME FOR OSCAR (OPTIMALLY SCHEDULED ADVANCED MULTIPROCESSOR)

    H KASAHARA, H HONDA, A MOGI, A OGURA, K FUJIWARA, S NARITA

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   589   281 - 297  1992年  [査読有り]

  • A parallel optimization algorithm for minimum execution‐time multiprocessor scheduling problem

    Hironori Kasahara, Atsusi Itoh, Hisamitsu Tanaka, Keisuke Itoh

    Systems and Computers in Japan   23 ( 13 ) 54 - 65  1992年  [査読有り]

    　概要を見る

    This paper proposes a parallel optimization algorithm PDF/IHS for the minimum execution‐time multiprocessor scheduling problem which is a strong NP‐hard optimization problem. PDF/IHS is a parallelization and efficient implementation of the only practical optimization algorithm DF/IHS among those which have been proposed for this scheduling problem. In PDF/IHS, processors perform depth‐first search in parallel on a heuristically generated search tree in such a way that it is searched hierarchically from the left‐ and right‐hand sides. The effectiveness of PDF/IHS has been verified by simulation and practical parallel processing on Alliant FX4. As a result, it has been recognized that most of the problems which required a long time by DF/IHS can be solved approximately in time 1/m by PDF/IHS using m processors. Moreover, even for a problem which required a very long time or could not be solved in a practical time by DF/IHS, it has been verified that PDF/IHS can give solutions in time less than 1/m. Copyright © 1992 Wiley Periodicals, Inc., A Wiley Company

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    Scopus

    4
    被引用数
    (Scopus)

  • OSCAR 上での Fortran マクロデータフロー処理

    吉田 明正, 合田 憲人, 岡本 雅巳, 本多 弘樹, 笠原 博徳

    電子情報通信学会技術研究報告   91 ( 463 (CPSY91-69) ) 55 - 62  1992年01月

  • OSCAR 上での Fortran マクロデータフロー処理

    吉田 明正, 合田 憲人, 岡本 雅巳, 本多 弘樹, 笠原 博徳

    電子情報通信学会技術研究報告   91 ( 463 (CPSY91-69) ) 55 - 62  1992年01月  [査読有り]

  • Fortran Macro-dataflow Computation on OSCAR

    A. Yoshida, K. Aida, M. Okamoto, H. Honda, H. Kasahara

    Technical Report of IEICE   91 ( 463 (CPSY91-69) ) 55 - 62  1992年01月  [査読有り]

  • Fortran マルチグレイン並列処理

    岡本 雅巳, 合田 憲人, 本多 弘樹, 笠原 博徳

    電子情報通信学会技術研究報告   91 ( 365 (CPSY91-55) ) 23 - 30  1991年12月

  • Fortran マルチグレイン並列処理

    岡本 雅巳, 合田 憲人, 本多 弘樹, 笠原 博徳

    電子情報通信学会技術研究報告   91 ( 365 (CPSY91-55) ) 23 - 30  1991年12月  [査読有り]

  • 海外の並列処理研究動向 イリノイ大学CSRDにおける並列処理研究

    笠原 博徳

    情報処理   32 ( 12 )  1991年12月  [査読有り]

  • Parallel Processing Researches in CSRD of University of Illinois at Urbana-Champaign

    H. Kasahara

    Trans. of IPSJ   32 ( 12 )  1991年12月  [査読有り]

  • A multi-grain parallel processing of Fortran programs

    M. Okamoto, K. Aida, H. Honda, H. Kasahara

    Technical Report of IEICE   91 ( 365 (CPSY91-55) ) 23 - 30  1991年12月  [査読有り]

  • OSCAR/Fortran コンパイラのインプリメンテーション

    本多 弘樹, 岡本 雅巳, 合田 憲人, 笠原 博徳

    情報処理学会研究報告   91 ( 100 (ARC-91) ) 13 - 20  1991年11月

  • 実行時間最小マルチプロセッサスケジューリング問題に対する並列最適化アルゴリズム

    笠原 博徳, 伊藤 敦, 田中 久充, 伊藤 敬介

    電子情報通信学会論文誌 D-I   J74-D-I ( 11 ) 755 - 764  1991年11月  [査読有り]

  • OSCAR/Fortran コンパイラのインプリメンテーション

    本多 弘樹, 岡本 雅巳, 合田 憲人, 笠原 博徳

    情報処理学会研究報告   91 ( 100 (ARC-91) ) 13 - 20  1991年11月  [査読有り]

  • A Parallel Optimization Algorithm for Minimum Execution-Time Multiprocessor Scheduling Problem

    H. Kasahara, A. Itoh, H. Tanaka, K. Itoh

    Trans. of IEICE D-I   J74-D-I ( 11 ) 755 - 764  1991年11月  [査読有り]

  • Implementation of OSCAR/Fortran Compiler

    H. Honda, M. Okamoto, K. Aida, H. Kasahara

    SIG Notes of IPSJ   91 ( 100 (ARC-91) ) 13 - 20  1991年11月  [査読有り]

  • Fortran Multigrain Compiler for a Multiprocessor OSCAR

    H. Kasahara

    Rice University, Hosted by Professor Ken Kennedy    1991年11月  [査読有り]

  • OSCAR FORTRAN Compiler

    H. Kasahara, H. Honda, K. Aida, M. Okamoto, S. Narita

    International Logic Programming Symposium, Workshop on Compilation of (Symbolic) Languages for Parallel Computers    1991年11月  [査読有り]

  • Perspective on Simulation

    H. Ishitani, H. Tsukui, Y. Ono, Y. Iida, S. Umeda, H. Ezure, H. Kasahara, M. Tago, K. Miki

    Technical Report of IEE(Part II)   374  1991年10月  [査読有り]

  • 分担解説 シミュレーション最近の動向

    石谷 久, 都井 裕, 小野 祐一, 飯田 善久, 梅田 茂樹, エム, 江連 久, 笠原 博徳, 田子 精男, 三木 一克

    電気学会技術報告2部   374  1991年10月  [査読有り]

  • A FORTRAN PARALLELIZING COMPILATION SCHEME FOR OSCAR USING DEPENDENCE GRAPH ANALYSIS

    H KASAHARA, H HONDA, S NARITA

    IEICE TRANSACTIONS ON COMMUNICATIONS ELECTRONICS INFORMATION AND SYSTEMS   74 ( 10 ) 3105 - 3114  1991年10月  [査読有り]

    　概要を見る

    This paper proposes a Fortran parallelizing compilation scheme for a multiprocessor system named OSCAR. The scheme hierarchically exploits parallelism among coarse grain tasks, such as, loops, subroutines or basic blocks. among medium grain tasks like loop iterations and among near fine grain tasks like statements. Parallelism among the coarse grain tasks called the macrotasks is detected by analyzing a macro-flow graph which explicitly represents control flow and data dependences. The detected parallelism among the macrotasks is represented by a directed acyclic graph called a macrotask graph. Macrotasks in a macrotask graph are dynamically assigned to processor clusters to cope with run-time uncertainties. A macrotask composed of a Do-all loop or a Do-across loop, which is assigned onto a processor cluster, is processed in the medium grain in parallel by processors inside the processor cluster. A macrotask composed of a basic block is processed on a processor cluster in the near fine grain by using static scheduling. A macrotask composed of subroutine or a large sequential loop is processed by hierarchically applying macro-dataflow computation inside a processor cluster. Performance of the proposed scheme is evaluated on OSCAR. The evaluation shows that the hierarchical parallel processing scheme using dynamic and static scheduling effectively exploits parallelism from Fortran programs.

  • マクロデータフロー処理におけるマクロタスク分割・融合手法

    合田 憲人, 岡本 雅巳, 吉田 明正, 本多 弘樹, 笠原 博徳

    電子情報通信学会技術研究報告   91 ( 130 (CPSY91-30) ) 205 - 212  1991年07月

  • ランダムスパースマトリクス直接解法の並列処理

    前川 仁孝, 田村 光雄, W.Premchaiswadi, 笠原 博徳, 成田 誠之助

    電子情報通信学会技術研究報告   91 ( 130 (CPSY91-17) ) 107 - 114  1991年07月

  • 階層記憶マルチプロセッサシステムにおけるプレロード, ポストストアを考慮したスケジューリングアルゴリズム

    藤原 和典, 白鳥 健介, 鈴木 真, 笠原 博徳

    電子情報通信学会技術研究報告   91 ( 130 (CPSY91-14) ) 83 - 90  1991年07月

  • 階層記憶マルチプロセッサシステムにおけるプレロード, ポストストアを考慮したスケジューリングアルゴリズム

    藤原 和典, 白鳥 健介, 鈴木 真, 笠原 博徳

    電子情報通信学会技術研究報告   91 ( 130 (CPSY91-14) ) 83 - 90  1991年07月  [査読有り]

  • ランダムスパースマトリクス直接解法の並列処理

    前川 仁孝, 田村 光雄, W.Premchaiswadi, 笠原 博徳, 成田 誠之助

    電子情報通信学会技術研究報告   91 ( 130 (CPSY91-17) ) 107 - 114  1991年07月  [査読有り]

  • マクロデータフロー処理におけるマクロタスク分割・融合手法

    合田 憲人, 岡本 雅巳, 吉田 明正, 本多 弘樹, 笠原 博徳

    電子情報通信学会技術研究報告   91 ( 130 (CPSY91-30) ) 205 - 212  1991年07月  [査読有り]

  • Schemes for decomposition and fusion of macrotasks in the macro-dataflow computation

    K. Aida, M. Okamoto, A. Yoshida, H. Honda, H. Kasahara

    Technical Report of IEICE   91 ( 130 (CPSY91-30) ) 205 - 212  1991年07月  [査読有り]

  • Scheduling Algorithms Considering Data-preloading and Data-poststoring for Hierarchical Memory Multiprocessor Systems

    K. Fujiwara, K. Shiratori, M. Suzuki, H. Kasahara

    Technical Report of IEICE   91 ( 130 (CPSY91-14) ) 83 - 90  1991年07月  [査読有り]

  • Parallel Processing of Direct Solution Method for Random Sparse Matrix

    Y. Maekawa, M. Tamura, W. Premchaiswadi, H. Kasahara, S. Narita

    Technical Report of IEICE   91 ( 130 (CPSY91-17) ) 107 - 114  1991年07月  [査読有り]

  • マルチプロセッサシステム上での非線形微分方程式の並列処理

    W.Pemchaiswadi, H. Kasahara, S. Narita

    シミュレーション   10 ( 2 ) 140 - 150  1991年06月  [査読有り]

  • Parallel processing of nonlinear differential algebraic equations on a multiprocessor system

    W. Premchaiswadi, H. Kasahara, S. Narita

    Simulation   10 ( 2 ) 140 - 150  1991年06月  [査読有り]

  • 将来の並列処理のあるべき姿 いま何をすべきか(パネルディスカッション)

    笠原 博徳

    情報処理学会並列処理シンポジウムJSPP'91    1991年05月  [査読有り]

  • Future Parallel Processing Systems

    H. Kasahara

    Symposium of IPSJ JSPP'91    1991年05月  [査読有り]

  • 並列コンパイラの諸技術

    笠原 博徳

    電子情報通信学会 第4回回路とシステム軽井沢ワークショップ論文集     227 - 232  1991年04月  [査読有り]

  • マルチプロセッサシステムの動向

    笠原 博徳

    電子情報通信学会 第4回回路とシステム軽井沢ワークショップ論文集     127 - 132  1991年04月  [査読有り]

  • 並列処理技術 マルチプロセッサシステムのハードウェア

    笠原 博徳

    コンピュータ・シミュレーション   2 ( 2 ) 32 - 41  1991年04月  [査読有り]

  • Parallel Processor Technology: Hardware of Multiprocessor Systems

    H. Kasahara

    COMPUTER SIMULATION   2 ( 2 ) 32 - 41  1991年04月  [査読有り]

  • Perspective on Multiprocessor Systems

    H. Kasahara

    Proc. of The Fourth KARUIZAWA Workshop on Circuits and Systems    1991年04月  [査読有り]

  • Parallelizing Compilation Techniques

    H. Kasahara

    Proc. of The Fourth KARUIZAWA Workshop on Circuits and Systems    1991年04月  [査読有り]

  • 階層メモリマルチプロセッサシステムのためのデータプレローディング及びポストストアアルゴリズム

    藤原 和典, 白鳥 健介, 鈴木 真, 笠原 博徳

    情報処理学会第42回全国大会講演論文集   ( 6 ) 6.66 - 6.67  1991年03月  [査読有り]

  • データ転送を考慮した最適化マルチプロセッサスケジューリング・アルゴリズム

    伊藤 敬介, 宮川 尚, 笠原 博徳

    情報処理学会第42回全国大会講演論文集   ( 6 ) 6.64 - 6.65  1991年03月  [査読有り]

  • OSCAR用デバッグシステム

    滝沢 和史, 笠原 博徳, 成田 誠之助

    情報処理学会第42回全国大会講演論文集   ( 6 ) 6.82 - 6.83  1991年03月  [査読有り]

  • OSCAR上での階層型ニューラル・ネットワークの学習計算の並列処理

    飯田 晴彦, 若田 秀夫, 中野 恵一, 笠原 博徳

    情報処理学会第42回全国大会講演論文集   ( 6 ) 6.80 - 6.81  1991年03月  [査読有り]

  • OSCAR上でのセルラ・ニューラル・ネットワーク・シミュレーションの並列処理手法

    吉岡 明広, 林 俊成, 笠原 博徳, 成田 誠之助, L. Chua

    情報処理学会第42回全国大会講演論文集   ( 6 ) 6.78 - 6.79  1991年03月  [査読有り]

  • OSCAR上でのFortranサブルーチンの並列処理

    茂木 章善, 本多 弘樹, 笠原 博徳

    情報処理学会第42回全国大会講演論文集   ( 6 ) 6.74 - 6.75  1991年03月  [査読有り]

  • OSCAR上でのFORTRANプログラムの階層的マクロデータフロー処理手法

    小椋 章央, 合田 憲人, 本多 弘樹, 笠原 博徳, 成田 誠之助

    情報処理学会第42回全国大会講演論文集   ( 6 ) 6.76 - 6.77  1991年03月  [査読有り]

  • 報告 並列コンピュータの動向

    笠原 博徳

    電波新聞社    1991年01月  [査読有り]

  • Perspective on Parallel Computers

    H. Kasahara

    Denpa-Shinbun    1991年01月  [査読有り]

  • PARALLEL PROCESSING SCHEME FOR A FORTRAN PROGRAM ON A MULTIPROCESSOR SYSTEM OSCAR

    H HONDA, A MOGI, A OGURA, H KASAHARA, S NARITA

    IEEE PACIFIC RIM CONFERENCE ON COMMUNICATIONS, COMPUTERS AND SIGNAL PROCESSING : CONFERENCE PROCEEDINGS, VOLS 1 AND 2   1   9 - 12  1991年  [査読有り]

  • AN EFFICIENT OR PARALLEL PROCESSING SCHEME OF PROLOG - HIERARCHICAL PINCERS ATTACK SEARCH

    M KAI, H KASAHARA

    IEEE PACIFIC RIM CONFERENCE ON COMMUNICATIONS, COMPUTERS AND SIGNAL PROCESSING : CONFERENCE PROCEEDINGS, VOLS 1 AND 2   2   677 - 680  1991年  [査読有り]

  • PARALLEL PROCESSING OF SPARSE-MATRIX SOLUTION USING FINE-GRAIN TASKS ON OSCAR (OPTIMALLY SCHEDULED ADVANCED MULTIPROCESSOR)

    H KASAHARA, W PREMCHAISWADI, M TAMURA, Y MAEKAWA, S NARITA

    PROCEEDINGS OF THE INTERNATIONAL CONFERENCE ON PARALLEL PROCESSING, VOL 3     II322 - II323  1991年  [査読有り]

  • Fortranプログラム粗粒度タスク間の並列性検出手法

    本多 弘樹, 岩田 雅彦, 笠原 博徳

    電子情報通信学会論文誌   J73-D-I ( 12 ) 951 - 960  1990年12月  [査読有り]

  • Coarse Grain Parallelism Detection Scheme of a Fortran Program

    H. Honda, M. Iwata, H. Kasahara

    Trans. of IEICE   J73-D-I ( 1 ) 951 - 960  1990年12月  [査読有り]

  • 原子プラント状態予測シミュレータへの並列処理の適用

    佐々木 和則, 神余 浩夫, 笠原 博徳, 成田 誠之助

    日本原子力学会誌   32 ( 10 ) 1099 - 1022  1990年10月  [査読有り]

  • OSCAR上でのFortranプログラム基本ブロックの並列処理手法

    本多 弘樹, 水野 聡, 笠原 博徳, 成田 誠之助

    電子情報通信学会論文誌   J73-D-I ( 9 ) 756 - 766  1990年09月  [査読有り]

  • 米国イリノイ大学滞在記

    笠原 博徳

    電気学会論文誌B    1990年09月  [査読有り]

  • Parallel Processing Scheme of a Basic Block in a Fortran Program on OSCAR

    H. Honda, H. Kasahara, S. Narita, S. Mizuno

    Trans. of IEICE   J73-D-I ( 9 ) 756 - 766  1990年09月  [査読有り]

  • Researching in University of Illinois at Urbana-Champaign

    H. Kasahara

    Trans. of IEE Japan B    1990年09月  [査読有り]

  • 並列コンピュータの最新動向

    笠原 博徳

    ソニーコンピューターフェア'90    1990年06月  [査読有り]

  • Perspective on Parallel Computers

    H. Kasahara

    Sony Computer Fair '90    1990年06月  [査読有り]

  • 最適化並列コンパイラ技術の現状

    笠原 博徳

    電子情報通信学会学会誌   73 ( 3 )  1990年03月  [査読有り]

  • OSCAR上での音声認識の並列処理手法

    飯田晴彦, 笠原博徳, 成田誠之助

    情報処理学会第41回全国大会講演論文集   ( 6 )  1990年03月  [査読有り]

  • Current State of Optimal Parallelizing Compilers

    H. Kasahara

    Journal of ICICE   73 ( 3 )  1990年03月  [査読有り]

  • 並列化マルチプロセッサ・スケジューリングアルゴリズムの性能評価

    守友祥史, 笠原博徳, 成田誠之助

    1990年電子情報通信学会全国大会講演論文集   Pt.6  1990年03月  [査読有り]

  • 汎用目的マルチプロセッサシステムOSCARの実行環境

    入江豊, 本多弘樹, 笠原博徳, 成田誠之助

    1990年電子情報通信学会全国大会講演論文集   Pt.6  1990年03月  [査読有り]

  • 階層型メモリマルチプロセッサシステムにおけるデータ転送とタスク分割の最適化

    白鳥健介, 鈴木真, 笠原博徳, 成田誠之助

    1990年電子情報通信学会全国大会講演論文集   Pt.6  1990年03月  [査読有り]

  • ロールバックモデルに基づくOSCAR上での離散系シミュレーションの並列処理手法

    橋本高男, 笠原博徳, 成田誠之助

    1990年電子情報通信学会全国大会講演論文集   Pt.6  1990年03月  [査読有り]

  • データ転送を考慮した最適化マルチプロセッサスケジューリング・アルゴリズム

    RATNA A. A. P, 伊藤敬介, 笠原博徳, 成田誠之助

    1990年電子情報通信学会全国大会講演論文集   Pt.6  1990年03月  [査読有り]

  • データプレローディングを考慮したマルチプロセッサスタティックスケジューリングアルゴリズム

    鈴木真, 藤原和典, 笠原博徳, 成田誠之助

    1990年電子情報通信学会全国大会講演論文集   Pt.6  1990年03月  [査読有り]

  • Prolog OR並列処理「階層型挟み打ち探索法」の拡張

    新名孝至, 甲斐宗徳, 湯浅理之, 笠原博徳

    1990年電子情報通信学会全国大会講演論文集   Pt.6  1990年03月  [査読有り]

  • OSCAR上での常微分方程式求解並列処理の性能評価

    久永裕嗣, 笠原博徳, 成田誠之助

    1990年電子情報通信学会全国大会講演論文集   Pt.6  1990年03月  [査読有り]

  • OSCAR上でのスパース線形方程式求解並列処理の性能評価

    佐藤東哉, 笠原博徳, 成田誠之助

    1990年電子情報通信学会全国大会講演論文集   Pt.6  1990年03月  [査読有り]

  • OSCARコンパイラにおけるループ並列化手法

    市川伸治, 本多弘樹, 笠原博徳, 成田誠之助

    1990年電子情報通信学会全国大会講演論文集   Pt.6  1990年03月  [査読有り]

  • OSCAR上での細粒度タスクの並列処理

    笠原 博徳, 本多 弘樹, W. Premchaiswadi, 小椋 章央, 茂木 章善, 成田 誠之助

    情報処理学会研究報告   90 ( 60(ARC-83) ) 97 - 102  1990年

    　概要を見る

    本論文ではマルチプロセッサシステムOSCAR （__?ptimally <Sc>___?heduled A__?dvanced Multiprocessor__?．）上での、細粒度タスクの並列処理手法について述べる。ここでOSCAR上での細粒度タスクとは各々が単一あるいは複数浮動小数点命令命令からなるタスクを意味する。本手法ではデータ転送を考慮したスタティックスケジューリングを用いることにより、同期及びデータ転送の最小化及び、各プロセッサのレジスタの最適使用が可能となる。本手法を用いたコンパイラはすでにOSCAR上にインプリメントされており、本論文では、OSCAR上での性能評価についても述べる。This paper proposes a compilation scheme for parallel processing of near fine grain tasks, each of which consists of several operations or a statment. on a multiprocessor system called OSCAR(O__-ptimally <Sc>___-heduled A__-dvanced Multiprocessor__-). The scheme generates optimized parallel machine codes which minimize synchronization overhead and data transfer overhead and optimally use registers of each processor by using static multiprocessor scheduling algorithms considering data transfer among processors. This scheme can effectively be combined with compilation scheme for macro-dataflow computation which uses parallelism among coarse grain tasks like loops, basic blocks and subroutines and for the traditional loop concurrentization which use palallelism among medium grain tasks like iterations. A compiler using the proposed scheme has been implemented on OSCAR which has been designed to take full advantage of the static scheduling. In this paper the performance evaluation of the scheme on OSCAR is also described.

    CiNii

  • 並列化マルチプロセッサ・スケジューリング・アルゴリズム

    笠原 博徳, 田中 久充, 伊藤 敬介

    情報処理学会研究報告   90 ( 60 (ARC-83) ) 91 - 96  1990年

  • OSCAR上でのスティッフ微分方程式求解の並列処理

    W. Premchaiswadi, H. Honda, H. Kasahara, S. Narita

    情報処理学会研究報告   90 ( 60(ARC-83) ) 85 - 90  1990年

  • 並列化マルチプロセッサ・スケジューリング・アルゴリズム

    笠原 博徳, 田中 久充, 伊藤 敬介

    情報処理学会研究報告   90 ( 60 (ARC-83) ) 91 - 96  1990年  [査読有り]

  • OSCAR上での細粒度タスクの並列処理

    笠原 博徳, 本多 弘樹, W. Premchaiswadi, 小椋 章央, 茂木 章善, 成田 誠之助

    情報処理学会研究報告   90 ( 60(ARC-83) ) 97 - 102  1990年  [査読有り]

  • OSCAR上でのスティッフ微分方程式求解の並列処理

    W. Premchaiswadi, H. Honda, H. Kasahara, S. Narita

    情報処理学会研究報告   90 ( 60(ARC-83) ) 85 - 90  1990年  [査読有り]

  • Improvement in Hierarchical Pincers Attack Search for Or Parallel Processing of Prolog

    M. Kai, T. Shimmei, K. Kobayashi, H. Kasahara, H. Iizuka

    Technical Report of IEICE   89 ( 168 (CPSY89 45-58) )  1990年  [査読有り]

  • Implementation and Performance Evaluation of Fortran Parallel Processing System on Oscar

    H. Honda, M. Hirota, Y. Irie, M. Suzuki, H. Kasahara, S. Narita

    Technical Report of IEICE   89 ( 168 (CPSY89 89-57) )  1990年  [査読有り]

  • Parallelized Optimizing Multiprocessor Scheduling Algorithm

    H. Kasahara, H. Tanaka, K. Itoh

    SIG Notes of IPSJ   90 ( 60 (ARC-83) ) 91 - 96  1990年  [査読有り]

  • PARALLEL PROCESSING SCHEME OF THE SOLUTION OF STIFF NONLINEAR ORDINARY DIFFERENTIAL ALGEBRAIC EQUATIONS ON OSCAR

    W. Premchaiswadi, H. Honda, H. Kasahara, S. Narita

    SIG Notes of IPSJ   90 ( 60(ARC-83) ) 85 - 90  1990年  [査読有り]

  • PARALLEL PROCESSING OF NEAR FINE GRAIN TASKS ON OSCAR (Optimally Scheduled Advanced Multiprocessor)

    H. Kasahara, H. Honda, W. PREMCHAISWADI, A. Ogura, A. Mogi, S. Narita

    SIG Notes of IPSJ   90 ( 60(ARC-83) ) 97 - 102  1990年  [査読有り]

    　概要を見る

    本論文ではマルチプロセッサシステムOSCAR （__?ptimally <Sc>___?heduled A__?dvanced Multiprocessor__?．）上での、細粒度タスクの並列処理手法について述べる。ここでOSCAR上での細粒度タスクとは各々が単一あるいは複数浮動小数点命令命令からなるタスクを意味する。本手法ではデータ転送を考慮したスタティックスケジューリングを用いることにより、同期及びデータ転送の最小化及び、各プロセッサのレジスタの最適使用が可能となる。本手法を用いたコンパイラはすでにOSCAR上にインプリメントされており、本論文では、OSCAR上での性能評価についても述べる。This paper proposes a compilation scheme for parallel processing of near fine grain tasks, each of which consists of several operations or a statment. on a multiprocessor system called OSCAR(O__-ptimally <Sc>___-heduled A__-dvanced Multiprocessor__-). The scheme generates optimized parallel machine codes which minimize synchronization overhead and data transfer overhead and optimally use registers of each processor by using static multiprocessor scheduling algorithms considering data transfer among processors. This scheme can effectively be combined with compilation scheme for macro-dataflow computation which uses parallelism among coarse grain tasks like loops, basic blocks and subroutines and for the traditional loop concurrentization which use palallelism among medium grain tasks like iterations. A compiler using the proposed scheme has been implemented on OSCAR which has been designed to take full advantage of the static scheduling. In this paper the performance evaluation of the scheme on OSCAR is also described.

    CiNii

  • A Compilation Scheme for Macro-dataflow computation on Hierarchical Multiprocessor System

    H. Kasahara, H. Honda, M. Iwata, M. Hirota

    Proc. Int Conf. on Parallel Processing     294 - 295  1990年  [査読有り]

    CiNii

  • PARALLEL PROCESSING OF ROBOT ARM DYNAMIC CONTROL COMPUTATION ON MULTIMICROPROCESSORS

    H KASAHARA

    MICROPROCESSORS AND MICROSYSTEMS   14 ( 1 ) 3 - 9  1990年01月  [査読有り]

  • APPLICATION OF PARALLEL PROCESSING TO PWR PLANT PREDICTIVE SIMULATOR

    K SASAKI, H KANAMARU, H KASAHARA, S NARITA

    JOURNAL OF THE ATOMIC ENERGY SOCIETY OF JAPAN   32 ( 10 ) 1009 - 1022  1990年  [査読有り]

  • PARALLEL PROCESSING OF NEAR FINE-GRAIN TASKS USING STATIC SCHEDULING ON OSCAR (OPTIMALLY SCHEDULED ADVANCED MULTIPROCESSOR)

    H KASAHARA, H HONDA, S NARITA

    SUPERCOMPUTING 90     856 - 864  1990年  [査読有り]

  • 並列処理技術−マルチプロセッサシステム上での並列シュミレーションの実例

    笠原 博徳

    日本シミュレーション学会誌   8 ( 4 )  1989年12月  [査読有り]

  • Parallel Processing Technology-Practical Parallel Simulation on Multiprocessor Systems

    H. Kasahara

    Research Papers of the JSTT   8 ( 4 )  1989年12月  [査読有り]

  • 並列処理技術−並列処理におけるソフトウェア

    笠原 博徳

    日本シミュレーション学会誌   8 ( 3 )  1989年09月  [査読有り]

  • Parallel Processing Technology-Software for Parallel Processing Systems

    H. Kasahara

    Research Papers of the JSTT   8 ( 3 )  1989年09月  [査読有り]

  • Parallel Processing of Real-time Dynamic Systems Simulation on OSCAR (Optimally SCheduled Advanced multiprocessoR)

    H. Kasahara, H. Honda, S. Narita

    Proc. 3rd NASA NSF DOD Conf. on Aerospace Computational Control    1989年08月  [査読有り]

  • ロボット制御・シミュレーションの並列処理

    笠原 博徳

    計測自動制御学会SICE'88    1989年07月  [査読有り]

  • OSCAR Fortran Compiler

    H. Kasahara

    IBM T. J. Watson Research Center, Hosted by Dr. Vivek Sarker    1989年07月  [査読有り]

  • Parallel processing of robot control and simulation

    H. Kasahara

    The Society of Instrument and Control Engineers(SICE'88)    1989年07月  [査読有り]

  • 並列処理技術−マルチプロセッサシステムのハードウェア

    笠原 博徳

    日本シミュレーション学会誌   8 ( 2 )  1989年06月  [査読有り]

  • Parallel Processing Technology-Hardware of Multiprocessor Systems

    H. Kasahara

    Research Papers of the JSTT   8 ( 2 )  1989年06月  [査読有り]

  • Parallel Processing of Robot Control and Simulation

    H. Kasahara, S. Narita

    Proc. Workshop on Parallel Algorithm of IEEE Conf. on Robotics and Automation    1989年05月  [査読有り]

  • Fortran Macro-dataflow processing

    H. Kasahara

    CSRD, University of Illinois at Urbana-Champaign, Hosted by Professor David Padua    1989年04月  [査読有り]

  • 並列処理技術−並列処理の概要−

    笠原博徳

    日本シミュレーション学会誌    1989年03月  [査読有り]

  • 並列化マルチプロセッサ・スケジューリング・アルゴリズムの実マルチプロセッサ上でのインプリメント

    田中久充, 笠原博徳

    情報処理学会第38回全国大会講演論文集   ( 3 ) 1452 - 1453  1989年03月  [査読有り]

  • 階層型挟み打ち法によるPROLOG OR並列処理

    小林和男, 甲斐宗徳, 笠原博徳

    情報処理学会第38回全国大会講演論文集   ( 3 ) 1454 - 1455  1989年03月  [査読有り]

  • OSCAR上での並列化FORTRAN コンパイラのインプリメント

    広田雅一, 本多弘樹, 笠原博徳

    情報処理学会第38回全国大会講演論文集   ( 3 ) 1447 - 1448  1989年03月  [査読有り]

  • OSCAR上での電力潮流計算の並列処理

    中野恵一, 佐藤東哉, 笠原博徳, 成田誠之助

    情報処理学会第38回全国大会講演論文集   ( 3 ) 1451  1989年03月  [査読有り]

  • OSCAR上での階層型ニューラル・ネットワーク・シミュレーションの並列処理手法

    中野恵一, 奥田恒久, 笠原博徳

    情報処理学会第38回全国大会講演論文集   ( 3 ) 1445 - 1446  1989年03月  [査読有り]

  • OSCAR上でのインプリシット常微分方程式求解の並列処理手法のインプリメント

    PREMCHAISWADI W, 奥田恒久, 佐藤東哉, 笠原博徳, 成田誠之助

    情報処理学会全国大会講講演論文集   ( 3 ) 1449 - 1450  1989年03月  [査読有り]

  • A Parallel Processing Scheme for the Solution of Ordinary Differential Equations Using Static Optimal Multiprocessor Scheduling Algorithms

    H. Kasahara, H. Honda, E. Takane, S. Narita

    PROCEEDINGS OF THE THIRD ANNUAL PARALLEL PROCESSING SYMPOSIUM    1989年03月  [査読有り]

  • Parallel Processing Technology -Overview of Parallel Processing-

    H. Kasahara

    Journal of the Japan Society for Simulation Technology    1989年03月  [査読有り]

  • 階層型挟み打ち探索法を用いたProlog OR並列処理

    小林和男, 笠原博徳, 甲斐宗徳

    情報処理学会並列処理シンポジウムJSPP'89論文集    1989年02月  [査読有り]

  • 階層型マルチプロセッサシステムOSCAR上でのFortran並列処理手法

    本多弘樹, 広田雅一, 笠原博徳

    情報処理学会並列処理シンポジウムJSPP'89論文集   2   251 - 258  1989年02月  [査読有り]

    CiNii

  • Architecture of a General Purpose Multiprocessor System OSCAR

    H. Kasahara, H. Honda, S. Narita, S. Hashimoto

    Trans. of IPSJ   88 ( 3 )  1989年02月  [査読有り]

  • Prolog OR Parallel Processing Using Hierarchical Pincers Attack Search

    K. Kobayashi, H. Kasahara, M. Kai

    Joint Symposium on Parallel Processing 1989    1989年02月  [査読有り]

  • Parallel Processing Scheme of Fortran on Hierarchical Multiprocessor System Oscar

    H. Honda, M. Hirota, H. Kasahara

    Joint Symposium on Parallel Processing 1989    1989年02月  [査読有り]

  • Prolog並列処理「階層型挟み打ち探索法」の拡張

    甲斐宗徳, 新名孝至, 小林和男, 笠原博徳, 飯塚肇

    電子情報通信学会技術研究報告   89 ( 168 (CPSY89 45-58) )  1989年

  • OSCAR上でのFortran並列処理系のインプリメントと性能評価

    本多弘樹, 広田雅一, 入江豊, 鈴木 真, 笠原博徳, 成田誠之助

    電子情報通信学会技術研究報告   89 ( 168 (CPSY89 89-57) )  1989年

  • Prolog並列処理「階層型挟み打ち探索法」の拡張

    甲斐宗徳, 新名孝至, 小林和男, 笠原博徳, 飯塚肇

    電子情報通信学会技術研究報告   89 ( 168(CPSY89 45-58) )  1989年  [査読有り]

  • OSCAR上でのFortran並列処理系のインプリメントと性能評価

    本多弘樹, 広田雅一, 入江豊, 鈴木 真, 笠原博徳, 成田誠之助

    電子情報通信学会技術研究報告   89 ( 168 (CPSY89 89-57) )  1989年  [査読有り]

  • 汎用目的マルチプロセッサ・システムOSCAR上での常微分方程式求解の並列処理

    笠原博徳, 高根栄二, 佐藤東哉, 久永裕嗣, 成田誠之助

    早稲田大学情報科学研究教育センタ紀要   8.Autumn  1988年09月  [査読有り]

  • PROLOG 階層型挟み打ち並列探索法のALLIANT FX/4上での性能評価

    小林和男, 甲斐宗徳, 笠原博徳

    情報処理学会第37回全国大会講演論文集   37 ( 1 ) 188 - 189  1988年09月  [査読有り]

    　概要を見る

    本稿では、従来筆者等が提案している階層型挟み打ち探索法と呼ぶPROLOGの並列処理手法をマルチプロセッサ・ミニ・スーパーコンピュータALLIANT FX/4(DSP9040上で実現したのでその結果について報告する。この並列処理手法はOR並列を扱うものであり、PROLOGの処理過程をAND逐次実行の条件下でOR木を用いて表現し、そのOR木を複数のプロセッサが左右から階層的に挟み打ちをする形で並列かつ独立に深さ優先探索を行うというものである。この手法ではプロセッサへの負荷割り当て単位(タスクグラニュラリティ)を大きくとることができ、負荷の割り当て制御(スケジューリング)の頻度を低減させ、スケジューリングによるオーバーヘッドを低く抑えることができる。また、プロセッサ台数以上の速度向上すなわち加速異常が得られることがシミュレータ上で確認されている。本手法は、汎用目的マルチプロセッサシステムOSCAR上でのPROLOGの並列処理手法として開発されたものであるが、それに先立って本手法の実システム上での有効性を実証するために今回FX/4上で実現したものである。

    CiNii

  • Parallel Processing for the Solution of Sparse Linear Equations on OSCAR (Optimally Scheduled Advanced Multiprocessor)

    H. Kasahara, H. Nakayama, E. Takane, S. Narita

    Proc. IEE BISL CONPAR 88(Cambridge Univ Press)    1988年09月  [査読有り]

  • ロボット用高度並列コンピュータの展望

    笠原博徳, 成田誠之助

    日本ロボット学会誌   6 ( 4 )  1988年08月  [査読有り]

  • OSCAR(Optimally Scheduled Advanced Multiprocessor)のアーキテクチャ

    笠原博徳, 成田誠之助, 橋本親

    電子情報通信学会論文誌   J71-D ( 8 )  1988年08月  [査読有り]

  • OSCAR(Optimally Scheduled Advanced Multiprocessor)上での連続システムシミュレーションの並列処理

    笠原 博徳

    計測自動制御学会システムシンポジウム講演論文集   14  1988年08月  [査読有り]

  • Architecture of OSCAR(Optimally Scheduled Advanced Multiprocessor)

    H. Kasahara, S. Narita, S. Hashimoto

    Trans. of IEICE   J71-D ( 8 )  1988年08月  [査読有り]

  • Parallel processing of continuous systems simulation on OSCAR(Optimally Scheduled Advanced Multiprocessor)

    H. Kasahara

    Symposium of SICE'88   14  1988年08月  [査読有り]

  • Perspective on Advanced Parallel Processing System for Robotics

    H. Kasahara, S. Narita

    Journal of the Robotics Society of Japan   6 ( 4 )  1988年08月  [査読有り]

  • 階層型挟み打ち探索によるPROLOG OR並列処理手法

    甲斐宗徳, 小林和男, 笠原博徳

    情報処理学会論文誌   29 ( 7 )  1988年07月  [査読有り]

  • An OR Parallel Processing Scheme of PROLOG Using Hierarchical Pincers Attack Search

    M. Kai, K. Kobayashi, H. Kasahara

    Trans. of IPSJ   29 ( 7 )  1988年07月  [査読有り]

  • Parallel Processing for The Solution of Sparse Linear Equations on OSCAR(Optimally SCheduled Advanced MultiprocessoR

    H. Kasahara, H. Nakayama, E. Takane, S. Hashimoto

    SIG Notes of IPSJ   88 ( 19(CA-70) )  1988年06月  [査読有り]

  • OSCAR単一プロセッサ・クラスタ上でのFortranの並列処理手法

    本多弘樹, 水野聡, 広田雅一, 笠原博徳

    電子情報通信学会技術研究報告   88 ( 155 )  1988年04月

  • OSCAR単一プロセッサ・クラスタ上でのFortranの並列処理手法

    本多弘樹, 水野聡, 広田雅一, 笠原博徳

    電子情報通信学会技術研究報告   88 ( 155 )  1988年04月  [査読有り]

  • A parallel processing scheme of Fortran programs on OSCAR's processor cluster

    H. Honda, S. Mizuno, M. Hirota, H. Kasahara

    Technical Report of IEICE   88 ( 155 )  1988年04月  [査読有り]

  • OSCAR上での非線形方程式求解の並列処理手法-電力潮流計算として-

    中野恵一, 中山晴之, 高根栄二, 引池正則, 笠原博徳, 成田誠之助

    情報処理学会第36回全国大会講演論文集集   ( 1 ) 175 - 176  1988年03月  [査読有り]

  • 階層型マルチプロセッサシステムOSCAR上でのFortran 並列処理手法

    笠原博徳, 本多弘樹

    情報処理学会第36回全国大会講演論文集   ( 1 ) 743 - 744  1988年03月  [査読有り]

  • データ転送を考慮したヒューリスティック・マルチプロセッサ・スケジューリング・アルゴリズム

    田中久充, 笠原博徳

    情報処理学会第36回全国大会講演論文集   ( 1 ) 179 - 180  1988年03月  [査読有り]

  • スタティック・マルチプロセッサ・スケジューリング・アルゴリズムを用いたインプリシットな常微分方程式の並列処理手法

    中山晴之, 奥田恒久, 笠原博徳

    情報処理学会第36回全国大会講演論文集   ( 1 ) 177 - 178  1988年03月  [査読有り]

  • Prolog OR並列処理手法「階層型挟み打ち探索法」の性能評価

    甲斐宗徳, 小林和男, 笠原博徳

    情報処理学会第36回全国大会講演論文集   ( 1 ) 805 - 806  1988年03月  [査読有り]

  • OSCAR上でのスパース線形方程式求解の並列処理

    中山晴之, 高根栄二, 笠原博徳, 成田誠之助, 富沢敬一

    情報処理学会第36回全国大会講演論文集   ( 1 ) 171 - 172  1988年03月  [査読有り]

  • OSCAR上でのエクスプリシット常微分方程式求解の並列処理

    高根栄二, 橋本親, 大東尚司, 笠原博徳, 成田誠之助

    情報処理学会第36回全国大会講演論文集   ( 1 ) 173 - 174  1988年03月  [査読有り]

  • OSCAR上でのFortran DOループの並列処理手法

    広田雅一, 本多弘樹, 笠原博徳

    情報処理学会第36回全国大会講演論文集   ( 1 ) 751 - 752  1988年03月  [査読有り]

  • OSCARプロセッサ・クラスタ内でのFortranの並列処理

    水野聡, 本多弘樹, 吉田昌弘, 笠原博徳, 成田誠之助

    情報処理学会第36回全国大会講演論文集   ( 1 ) 749 - 750  1988年03月  [査読有り]

  • Fortranマクロタスクグラフのダイナミックマルチプロセッサスケジューリング手法

    岩田雅彦, 笠原博徳

    情報処理学会第36回全国大会講演論文集   ( 1 ) 747 - 748  1988年03月  [査読有り]

  • Fortran マクロフローグラフからの並列性抽出手法

    本多弘樹, 岩田雅彦, 笠原博徳

    情報処理学会第36回全国大会講演論文集   ( 1 ) 745 - 746  1988年03月  [査読有り]

  • Performance Evaluation of Hierarchical Pincers Attack Search for Parallel Processing of PROLOG

    M. Kai, K. Kobayashi, H. Kasahara

    Proc. 36th Annual Convention IPSJ   ( 1 ) 805 - 806  1988年03月  [査読有り]

  • Parallel Processing of the Solution of Explicit Ordinary Differential Equations on OSCAR

    E. Takane, S. Hashimoto, N. Ohigashi, H. Kasahara, S. Narita

    Proc. 36th Annual Convention IPSJ   ( 1 ) 173 - 174  1988年03月  [査読有り]

  • Parallel Processing of The Solution of Sparse Linear Equations on OSCAR

    H. Nakayama, E. Takane, H. Kasahara, S. Narita, K. Tomizawa

    Proc. 36th Annual Convention IPSJ   ( 1 ) 171 - 172  1988年03月  [査読有り]

  • Parallel Processing of Fortran Programs on OSCAR's Processor Cluster

    S. Mizuno, H. Honda, M. Yoshida, H. Kasahara, S. Narita

    Proc. 36th Annual Convention IPSJ   ( 1 ) 749 - 750  1988年03月  [査読有り]

  • Heuristic Multiprocessor Scheduling Algorithms Considering Inter-Processor Data Transfer

    H. Tanaka, H. Kasahara

    Proc. 36th Annual Convention IPSJ   ( 1 ) 179 - 180  1988年03月  [査読有り]

  • A Scheme for Extracting Parallelism from Fortran Macro Flow Graph

    H. Honda, M. Iwata, H. Kasahara

    Proc. 36th Annual Convention IPSJ   ( 1 ) 745 - 746  1988年03月  [査読有り]

  • A Parallel Processing Scheme of Fortran Program on OSCAR

    H. Kasahara, H. Honda

    Proc. 36th Annual Convention IPSJ   ( 1 ) 743 - 744  1988年03月  [査読有り]

  • A Parallel Processing Scheme of Fortran DO Loop on OSCAR

    M. Hirota, H. Honda, H. Kasahara

    Proc. 36th Annual Convention IPSJ   ( 1 ) 751 - 752  1988年03月  [査読有り]

  • A Parallel Processing Scheme for the Solution of Non-linear Equations on OSCAR

    K. Nakano, H. Nakayama, E. Takane, M. Hikichi, H. Kasahara, S. Narita

    Proc. 36th Annual Convention IPSJ   ( 1 ) 175 - 176  1988年03月  [査読有り]

  • A Parallel Processing Scheme for the Solution of Implicit Ordinary Differential Equations Using Static Multiprocessor Scheduling Algorithm

    H. Nakayama, T. Okuda, H. Kasahara

    Proc. 36th Annual Convention IPSJ   ( 1 ) 177 - 178  1988年03月  [査読有り]

  • A Dynamic Multiprocessor Scheduling Scheme for Fortran Macro Task Graph

    M. Iwata, H. Kasahara

    Proc. 36th Annual Convention IPSJ   ( 1 ) 747 - 748  1988年03月  [査読有り]

  • マルチプロセッサ・システムの研究動向

    笠原博徳

    電気学会論文誌C分冊   108-C ( 2 )  1988年02月  [査読有り]

  • 汎用マルチプロセッサシステムOSCARのアーキテクチャ

    笠原博徳, 本多弘樹, 成田誠之助, 橋本親

    情報処理学会コンピュータシンポジウム論文集   88 ( 3 )  1988年02月  [査読有り]

  • Research Prospect of Multiprocessor Systems

    H. Kasahara

    Trans. of IEE Japan   108-C ( 2 )  1988年02月  [査読有り]

  • 汎用目的マルチプロセッサ・システムOSCAR上でのスパース線形方程式求解の並列処理

    笠原博徳, 中山晴之, 高根栄二, 橋本親

    情報処理学会研究報告   88 ( 19(CA-70) ) 1 - 8  1988年

    　概要を見る

    本論文では、任意個のプロセッサ・エレメントから成るマルチプロセッサ・システム上で、スパース連立一次方程式を、最小時間で効率良く解く並列処理手法について述べる。本手法は、LU分解に基づくガウスの消去法やクラウト法などの、直接法の並列処理を目的とし、各プロセッサ・エレメントで実行されるマシン・コードの自動生成を行うところに特徴がある。すなわち、コンパイル時に筆者等が開発したスタティック・スケジューリング・アルゴリズムCP/MISFおよびDF/IHSを用いて、最適スタティック・スケジュールを得ることにより全体の処理時間を最小にし、同時に諸々のオーバーヘッドを最小化するマシン・コードを生成する。本手法の有効性は、8086と8087とを用いた実験用マルチプロセッサ・システム上で、さらに、筆者等が現在開発中であるマルチプロセッサ・システムOSCAR (O__-ptimally <SC>___-eduled A__-dvanced MultiprocessoR__-)上で検証される。This paper describes an efficient parallel processing scheme for the solution of sparse linear equations on multiprocessor supercomputing systemcomposed of arbitrary number of processor elements. The parallel processing scheme is aimed at the parallel processing for direct solution methods such as Gaussian elimination algorithm and Crout algorithm hased on LU factorization. In this scheme, a variety of overheads are also minimized by using the static scheduling algorithms CP/MISF and DF/IHS developed by the authors to obtain the optimal schedule at the stage of computation. The effectiveness of the proposed scheme is demonstrated on an experimental multiprocessor system using lntel 8086 and 8087. and on OSCAR(O__-ptimally <SC>___-heduled A__-dvanced MultiprocessoR__-) a prototype multiprocessor supercomputing system being developed by the authors to extract advantageous features of static scheduling to the maximum extent.

    CiNii

  • 汎用目的マルチプロセッサ・システムOSCAR上でのスパース線形方程式求解の並列処理

    笠原博徳, 中山晴之, 高根栄二, 橋本親

    情報処理学会研究報告   88 ( 19(CA-70) )  1988年  [査読有り]

  • Application of df/ihs to minimum total weighted flow time multiprocessor scheduling problems

    Hironori Kasahara, Munenori Kai, Seinosuke Narita, Hidehiko Wada

    Systems and Computers in Japan   19 ( 6 ) 25 - 34  1988年  [査読有り]

    　概要を見る

    In most cases, the scheduling problem for the multiprocessor system is NP‐ or strong NP‐hard. For this problem, we have already proposed a practical optimization algorithm DF/IHS (Depth First/Implicit Heuristic Search), which combines the list‐scheduling algorithm and the depth‐first search, for the minimum parallel processing time multiprocessors scheduling problem. This paper presents a result of application of DF/IHS to the minimum total weighted flow time problem, which is used in the optimization of memory utilization. The problem of allocating tasks to m processors is considered with or without precedence constraints among the tasks. It was verified that the DF/IHS can be applied to this kind of problem very effectively, where the optimal or highly accurate approximate solution is obtained for the large‐scale problem with several hundreds of tasks. Copyright © 1988 Wiley Periodicals, Inc., A Wiley Company

    DOI

    Scopus

    1
    被引用数
    (Scopus)

  • 汎用目的マルチプロセッサ・システムOSCAR上での常微分方程式求解の並列処理

    笠原博徳, 高根栄二, 成田誠之助, 富沢敬一, 大東尚司

    電子情報通信学会技術研究報告   87 ( 349 )  1988年01月

  • Prolog OR並列処理手法 - 階層型挟み打ち探索法 -

    甲斐宗徳, 小林和男, 笠原博徳

    情報処理学会研究報告   88 ( 4(CA-69/MC-48) )  1988年01月

  • マルチプロセッサスケジューリング問題に対する分枝限定法の適用

    笠原博徳

    日本オペレーションリサーチ学会誌   33 ( 1 )  1988年01月  [査読有り]

  • 汎用目的マルチプロセッサ・システムOSCAR上での常微分方程式求解の並列処理

    笠原博徳, 高根栄二, 成田誠之助, 富沢敬一, 大東尚司

    電子情報通信学会技術研究報告   87 ( 349 )  1988年01月  [査読有り]

  • Prolog OR並列処理手法-階層型挟み打ち探索法-

    甲斐宗徳, 小林和男, 笠原博徳

    情報処理学会研究報告   88 ( 4(CA-69/MC-48) )  1988年01月  [査読有り]

  • PARALLEL PROCESSING OF THE SOLUTION OF ORDINARY DIFFERENTIAL EQUATIONS ON GENERAL PURPOSE MULTIPROCESSOR SYSTEM OSCAR

    H. Kasahara, E. Takane, S. Narita, K. Tomizawa, N. Ohigashi

    Technical Report of IEICE   87 ( 349 )  1988年01月  [査読有り]

  • AN OR PARALLEL PROCESSING SCHEME OF PROLOG - HIERARCHICAL PINCERS ATTACK SEARCH -

    M. Kai, K. Kobayashi, H. Kasahara

    SIG Notes of IPSJ   88 ( 4(CA-69/MC-48) )  1988年01月  [査読有り]

  • Application of Branch and Bound Method to a Multiprocessor Scheduling Problem

    H. Kasahara

    Communications of the Operations Research Society of Japan   33 ( 1 )  1988年01月  [査読有り]

  • Application of df/ihs to minimum total weighted flow time multiprocessor scheduling problems

    Hironori Kasahara, Munenori Kai, Seinosuke Narita, Hidehiko Wada

    Systems and Computers in Japan   19 ( 6 ) 25 - 34  1988年  [査読有り]

    　概要を見る

    In most cases, the scheduling problem for the multiprocessor system is NP‐ or strong NP‐hard. For this problem, we have already proposed a practical optimization algorithm DF/IHS (Depth First/Implicit Heuristic Search), which combines the list‐scheduling algorithm and the depth‐first search, for the minimum parallel processing time multiprocessors scheduling problem. This paper presents a result of application of DF/IHS to the minimum total weighted flow time problem, which is used in the optimization of memory utilization. The problem of allocating tasks to m processors is considered with or without precedence constraints among the tasks. It was verified that the DF/IHS can be applied to this kind of problem very effectively, where the optimal or highly accurate approximate solution is obtained for the large‐scale problem with several hundreds of tasks. Copyright © 1988 Wiley Periodicals, Inc., A Wiley Company

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    1
    被引用数
    (Scopus)

  • Parallel Processing of Robot Dynamics Simulation Using Optimal Multiprocessor Scheduling Algorithms

    Hironori Kasahara, Masahiko Iwata, Seinosuke Narita, Hirofumi Fujii

    Systems and Computers in Japan   19 ( 10 ) 45 - 54  1988年  [査読有り]

    　概要を見る

    This paper discusses the parallel processing of real‐time robot dynamics simulation. Real‐time robot dynamics simulation is an indispensable technique for a robot with a high‐level function. It is a computation procedure to determine the robot motion (joint position, speed, acceleration, etc.) for the given torque and driving force at each joint. In the proposed scheme, the optimal multiprocessor scheduling algorithms developed in this paper are employed, and the dynamics of the robot arm with arbitrary shape can be simulated with the minimum processing time on a multiprocessor system composed of an arbitrary number of parallel processors. The effectiveness and the practical usefulness of the proposed parallel processing scheme ire demonstrated on the robot motion simulator using a prototype multiprocessor system. This is the first report of the robot dynamics simulation being realized efficiently by the parallel processing on the real‐time multiprocessor system. Thus it is verified that the multiprocessor robot dynamics simulator with an excellent cost‐performance ratio can be realized. Copyright © 1988 Wiley Periodicals, Inc., A Wiley Company

    DOI

    Scopus

  • スケジューリング・アルゴリズムを用いた電力潮流計算の並列処理手法

    笠原 博徳, 中野 恵一, 中山 晴之, 高根 栄二, 成田 誠之助

    電気学会情報処理研究会資料   IP-87 ( 1-12 ) 111 - 120  1987年11月

  • スケジューリング・アルゴリズムを用いた電力潮流計算の並列処理手法

    笠原 博徳, 中野 恵一, 中山 晴之, 高根 栄二, 成田 誠之助

    電気学会情報処理研究会資料   IP-87 ( 1-12 ) 111 - 120  1987年11月  [査読有り]

  • A Parallel Processing Scheme for the Calculation of Load Flow Using Scheduling Algorithms

    H. Kasahara, K. Nakano, H. Nakayama, E. Takane, S. Narita

    Technical Report of IEE Japan   IP-87 ( 1月12日 ) 111 - 120  1987年11月  [査読有り]

  • スタティック・マルチプロセッサ・スケジューリング・アルゴリズムを用いた常微分方程式求解の並列処理

    笠原 博徳, 藤井 稔久, 本多 弘樹, 成田 誠之助

    情報処理学会論文誌   28 ( 10 ) 1060 - 1070  1987年10月  [査読有り]

  • Parallel Processing of Solution of Ordinary Differential Equations Using Static Multiprocessor Scheduling Algorithms

    H. Kasahara, T. Fujii, H. Honda, S. Narita

    Trans. of IPSJ   28 ( 10 ) 1060 - 1070  1987年10月  [査読有り]

  • 最適マルチプロセッサスケジューリングアルゴリズムを用いたロボットダイナミックスシミュレーションの並列処理

    笠原 博徳, 藤井 博文, 岩田 雅彦, 成田 誠之助

    電子情報通信学会論文誌   J70-D ( 9 ) 1783 - 1790  1987年09月  [査読有り]

  • OSCAR上での常微分方程式求解並列処理の性能予測

    笠原 博徳, 高根 栄二, 本多 弘樹, 成田 誠之助, 富沢 敬一

    情報処理学会第35回全国大会講演論文集   ( 1 ) 101 - 102  1987年09月  [査読有り]

  • OSCAR上でのPROLOG並列処理手法

    甲斐 宗徳, 笠原 博徳

    情報処理学会第35回全国大会講演論文集   ( 1 ) 1595 - 1596  1987年09月  [査読有り]

  • Parallel Processing of Robot Dynamics Simulation Using Optimal Multiprocessor Scheduling Algorithms

    H. Kasahara, H. Fujii, M. Iwata, S. Narita

    Trans. of IEICE D   J70-D ( 9 ) 1783 - 1790  1987年09月  [査読有り]

  • Performance Estimation of Parallel Processing of the Solution of Ordinary Differential Equations on OSCAR

    H. Kasahara, E. Takane, H. Honda, S. Narita, K. Tomizawa

    Proc. 35th Annual Convention IPSJ   ( 1 ) 101 - 102  1987年09月  [査読有り]

  • Parallel Processing Scheme of PROLOG on OSCAR

    M. Kai, H. Kasahara

    Proc. 35th Annual Convention IPSJ   ( 1 ) 1595 - 1596  1987年09月  [査読有り]

  • 並列処理技術

    笠原 博徳, 成田 誠之助

    コンピュートロール(コロナ社)   19   6 - 13  1987年07月  [査読有り]

  • ロボット制御における並列処理

    笠原博徳

    コンピュートロール(コロナ社)   19   97 - 103  1987年07月  [査読有り]

    CiNii

  • Parallel Processing of Robot Motion Simulation

    H. Kasahara, H. Fujii, M. Iwata

    Proc. IFAC 10th World Congress     329 - 336  1987年07月  [査読有り]

  • Multiprocessor Scheduling Algorithms and Parallel Processing

    H. Kasahara

    Erlangen-Nurnberg University, Hosted by Prof. Wolfgang Handler    1987年07月  [査読有り]

  • Parallel Processing of Robot Control

    H. Kasahara

    Computrol (CORONA PUBLISHING CO., LTD.)   19   97 - 103  1987年07月  [査読有り]

  • Parallel Processing Technology

    H. Kasahara, S. Narita

    Computrol (CORONA PUBLISHING CO., LTD.)   19   6 - 13  1987年07月  [査読有り]

  • トータル加重フロー時間最小マルチプロセッサスケジューリング問題に対するDF/IHSの応用

    笠原 博徳, 和田 英彦, 甲斐 宗徳, 成田 誠之助

    電子情報通信学会論文誌   J70-D ( 6 ) 1083 - 1091  1987年06月  [査読有り]

  • An Application of DF/IHS to Minimum Total Weighted Flow Time Multiprocessor Scheduling Problem

    H. Kasahara, H. Wada, M. Kai, S. Narita

    Trans. of IEICE D   J70-D ( 6 ) 1083 - 1091  1987年06月  [査読有り]

  • オプティカル・フロー計算およびカメラの運動パラメータ決定のための並列処理手法

    伊東 俊哉, 中野 恵一, 笠原 博徳, 成田 誠之助

    早稲田大学情報科学研究教育センタ紀要   BCIW'87-A-5   47 - 59  1987年05月  [査読有り]

  • A Parallel Processing Scheme for the Solution of Sparse Linear Equations Using Static Optimal Multiprocessor Scheduling Algorithms

    H. Kasahara, T. Fujii, H. Nakayama, S. Narita, Leon O.Chua

    Proc. 2nd Int. Conf. on Supercomputing    1987年05月  [査読有り]

  • A parallel Processing Scheme for the Calculation of Optical Flow and the Determination of Camera Motion Parameters

    T. Ito, K. Nakano, H. Kasahara, S. Narita

    Bulletin of the Center for Informatics, Waseda University   BCIW'87-A-5   47 - 59  1987年05月  [査読有り]

  • 並列深さ優先インプリシットヒューリスティック探索法

    伊藤 敦, 笠原 博徳

    電子情報通信学会創立70周年記念総合全国大会講演論文集   6   105  1987年03月  [査読有り]

  • オプティカル・フロー計算およびカメラの運動パラメータ決定のための並列処理手法

    伊東 俊哉, 中野 恵一, 笠原 博徳, 成田 誠之助

    電子情報通信学会創立70周年記念総合全国大会講演論文集   6   226  1987年03月  [査読有り]

  • OSCAR上でのスパース・リニア方程式求解並列処理の性能予測

    笠原 博徳, 高根 栄二, 中山 晴之, 成田 誠之助

    電子情報通信学会創立70周年記念総合全国大会講演論文集   7   24  1987年03月  [査読有り]

  • 汎用目的マルチプロセッサ・システムOSCAR(Optimally Scheduled Advanced Multiprocessor)

    笠原 博徳, 成田 誠之助, 吉田 昌弘, 富沢 敬一

    情報処理学会第34回全国大会講演論文集   ( 1 ) 267 - 268  1987年03月  [査読有り]

  • 最適化マルチプロセッサスケジューリングアルゴリズムの並列処理手法

    伊藤 敦, 笠原 博徳

    情報処理学会第34回全国大会講演論文集   ( 1 ) 275 - 276  1987年03月  [査読有り]

  • 最適マルチプロセッサ・スケジューリングアルゴリズムを利用したFortran並列化コンパイラ

    本多 弘樹, 水野 聡, 笠原 博徳, 成田 誠之助

    情報処理学会第34回全国大会講演論文集   ( 1 ) 277 - 278  1987年03月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いたMENDELの並列処理手法

    甲斐 宗徳, 笠原 博徳, 成田 誠之助, 本位田 真一, 内平 直志, 田村 信介

    情報処理学会第34回全国大会講演論文集   ( 1 ) 285 - 286  1987年03月  [査読有り]

  • スタティック・マルチプロセッサ・スケジューリング・アルゴリズムを用いた線形方程式の並列処理の手法

    笠原 博徳, 藤井 稔久, 中山 晴之, 成田 誠之助

    情報処理学会第34回全国大会講演論文集   ( 1 ) 283 - 284  1987年03月  [査読有り]

  • スタティック・マルチプロセッサ・スケジューリング・アルゴリズムを用いた常微分方程式求解の並列処理手法 -スカラアサイメント文の並列処理-

    笠原 博徳, 藤井 稔久, 中山 晴之, 本多 弘樹, 成田 誠之助

    情報処理学会第34回全国大会講演論文集   ( 1 ) 279 - 280  1987年03月  [査読有り]

  • スタティック・マルチプロセッサ・スケジューリング・アルゴリズムを用いたロボット・シミュレーションの並列処理 -小マトリクス・ベクトル演算の並列処理-

    笠原 博徳, 岩田 雅彦, 藤井 博文, 成田 誠之助

    情報処理学会第34回全国大会講演論文集   ( 1 ) 281 - 282  1987年03月  [査読有り]

  • スタティック・マルチプロセッサ・スケジューリング・アルゴリズムの強度とダイナミック・スケジューリング アルゴリズムへの拡張

    甲斐 宗徳, 岩田 雅彦, 伊藤 敦, 笠原 博徳

    情報処理学会第34回全国大会講演論文集   ( 1 ) 273 - 274  1987年03月  [査読有り]

    CiNii

  • OSCARにおける複数バス制御方式

    大東 尚司, 引地 正則, 橋本 親, 笠原 博徳, 成田 誠之助

    情報処理学会第34回全国大会講演論文集   ( 1 ) 271 - 272  1987年03月  [査読有り]

  • OSCARにおけるプロセッサエレメントのハードウエア構成

    橋本 親, 引地 正則, 富沢 敬一, 笠原 博徳, 成田 誠之助

    情報処理学会第34回全国大会講演論文集   ( 1 ) 269 - 270  1987年03月  [査読有り]

  • Parallelized Optimal Multiprocessor Scheduling Algorithms

    A. Ito, H. Kasahara

    Technical Committee on Computation of IEICE    1987年03月  [査読有り]

  • Robustness of Static Multiprocessor Scheduling Algorithm and Its Extension to Dynamic Scheduling

    M. Kai, M. Iwata, A. Ito, H. Kasahara

    Proc. 34th Annual Convention IPSJ   ( 1 ) 273 - 274  1987年03月  [査読有り]

  • Parallel Processing of Robot Motion Simulation Using Static Scheduling Algorithms - Parallel Processing of Small-matrix/vector Operations -

    H. Kasahara, T. Iwata, H. Fujii, S. Narita

    Proc. 34th Annual Convention IPSJ   ( 1 ) 281 - 282  1987年03月  [査読有り]

  • Parallel Processing of Optimal Multiprocessor Scheduling Algorithm

    A. Ito, H. Kasahara

    Proc. 34th Annual Convention IPSJ   ( 1 ) 275 - 276  1987年03月  [査読有り]

  • OSCAR (Optimally Scheduled Advanced Multiprocessor)

    H. Kasahara, S. Narita, M. Yoshida, K. Tomizawa

    Proc. 34th Annual Convention IPSJ   ( 1 ) 267 - 268  1987年03月  [査読有り]

  • Multiple bus control method of OSCAR

    N. Ohigashi, M. Hikichi, S. Hashimoto, H. Kasahara, S. Narita

    Proc. 34th Annual Convention IPSJ   ( 1 ) 271 - 272  1987年03月  [査読有り]

  • Methods for Parallel Processing of MENDEL with Multiprocessor Scheduling Algorithms

    M. Kai, H. Kasahara, S. Narita, S. Honiden, N. Uchihira, S. Tamura

    Proc. 34th Annual Convention IPSJ   ( 1 ) 285 - 286  1987年03月  [査読有り]

  • Hardware Architecture of Processor Element on OSCAR

    S. Hashimoto, M. Hikichi, K. Tomizawa, H. Kasahara, S. Narita

    Proc. 34th Annual Convention IPSJ   ( 1 ) 269 - 270  1987年03月  [査読有り]

  • Fortran Parallelizer Using Optimal Multiprocessor Scheduling Algorithms

    H. Honda, S. Mizuno, H. Kasahara, S. Narita

    Proc. 34th Annual Convention IPSJ   ( 1 ) 277 - 278  1987年03月  [査読有り]

  • A Parallel Processing Scheme for The Solution of Sparse Linear Equations Using Static Multiprocessor Scheduling Algorithm

    H. Kasahara, T. Fujii, H. Nakayama, S. Narita

    Proc. 34th Annual Convention IPSJ   ( 1 ) 283 - 284  1987年03月  [査読有り]

  • A Parallel Processing Scheme for The Solution of Ordinary Differential Equations Using Static Multiprocessor Algorithms - Parallel Processing of Scalar Assignments -

    H. Kasahara, T. Fujii, H. Nakayama, H. Honda, S. Narita

    Proc. 34th Annual Convention IPSJ   ( 1 ) 279 - 280  1987年03月  [査読有り]

  • A PARALLEL PROCESSING SCHEME FOR THE CALCULATION OF OPTICAL FLOW AND THE DETERMINATION OF MOTION PARAMETERS

    T. Ito, K. Nakano, H. Kasahara, S. Narita

    NATIONAL CONVENTION RECORD,1987 THE INSTITUTE OF ELECTRONICS,INFORMATION AND COMMUNICATION ENGINEERS   ( 6 ) 226  1987年03月  [査読有り]

  • Parallelized Depth First Implicit Heuristic Search

    Ito, H. Kasahara

    NATIONAL CONVENTION RECORD,1987 THE INSTITUTE OF ELECTRONICS,INFORMATION AND COMMUNICATION ENGINEERS   ( 6 ) 105  1987年03月  [査読有り]

  • Performance Estimation of Parallel Processing of Sparse Linear Equations on OSCAR

    H. Kasahara, E. Takane, H. Nakayama, S. Narita

    NATIONAL CONVENTION RECORD, 1987 THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS   ( 7 ) 24  1987年03月  [査読有り]

  • マルチプロセッサスケジューリング・アルゴリズムを用いた論理型オブジェクト指向言語MENDELの並列処理

    甲斐 宗徳, 笠原 博徳, 成田 誠之助, 本位田 真一, 田村 信介

    電気学会論文誌C分冊   107-C ( 2 )  1987年02月  [査読有り]

  • 常微分方程式求解の並列処理

    笠原 博徳, 藤井 稔久, 本多 弘樹, 成田 誠之助

    情報処理学会研究報告 ARC-64-1   1987 ( 7 ) 1 - 8  1987年01月

    　概要を見る

    本論文では、エクスプリシットな常微分方程式求解のための効率良い並列処理手法を提案する。数値積分法を用いた常微分方程式の求解で要求される計算は、主に、従来効率良い並列処理が難しかったスカラ・アサインメント文の処理から構成されている。本並列処理手法は、このような計算を、筆者等が開発した最適マルチプロセッサ・スケジューリング・アルゴリズムを用いることにより、任意数のプロセッサを用いて最小の処理時間で効率良く処理することを可能とする。この手法の有効性及び実用性は、実験用マルチプロセッサ上で検証される。さらに本論文では、従来アルゴリズム開発の難しさから並列処理への適用が諦められていた最適スケジューリングが、実マルチプロセッサ・システム上で効率良い並列処理を可能とする実用的なものである事も示す。This paper describes an efficient parallel processing scheme for the solution of explicit ordinary differential equations. The solution of ordinary differential equations involves the computation of scalar assignment statements, which has so far been difficult to process in parallel efficiently. The proposed scheme using optimal multiprocessor scheduling algorithms, however, allows us to process the computation in the minimum execution time on a multiprocessor system composed of an arbitary number of processor elements. Its usefullness and practicality are demonstrated on an experimental multiprocessor system.

    CiNii

  • 常微分方程式求解の並列処理

    笠原 博徳, 藤井 稔久, 本多 弘樹, 成田 誠之助

    情報処理学会研究報告ARC-64-1    1987年01月  [査読有り]

  • Parallel Processing of Ordinary Differential Equations

    H. Kasahara, T. Fujii, H. Honda, S. Narita

    SIG Notes of IPSJ    1987年01月  [査読有り]

  • マルチプロセッサ・リアルタイム制御システムにおけるタスクスケジューリング手法

    甲斐 宗徳, 笠原 博徳, 成田 誠之助, 宇梶 仁志

    電気学会論文誌C分冊   106-C ( 12 )  1986年12月  [査読有り]

  • Real-time simulation of robot motion dynamics on a multiprocessor system

    H. Kasahara, H. Fujii, M. Iwata, H. Honda, S. Narita

    Proceedings of the Seventh IFAC Workshop on Distributed Computer Control Systems 1986    1986年10月  [査読有り]

  • A Multiprocessor Robot Motion Simulator

    H. Kasahara, H. Fujii, M. Iwata, H. Honda, S. Narita

    Proc. JSST International Conference    1986年07月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いた論理型オブジェクト指向言語の並列処理手法

    甲斐 宗徳, 笠原 博徳, 成田 誠之助, 本位田 真一, 内平 直志, 田村 信介

    電子通信学会技術研究報告   86 ( 10 )  1986年04月

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いた論理型オブジェクト指向言語の並列処理手法

    甲斐 宗徳, 笠原 博徳, 成田 誠之助, 本位田 真一, 内平 直志, 田村 信介

    電子通信学会技術研究報告   86 ( 10 )  1986年04月  [査読有り]

  • Parallel Processing of Prolog Based Concurrent Object Oriented Language Using Multiprocessor Scheduling Algorithms

    M. Kai, H. Kasahara, S. Narita, S. Honiden, N. Utihira, S. Tamura

    Technical Report of IECE   86 ( 10 )  1986年04月  [査読有り]

  • 加重フロー時間最小マルチプロセッサ・スケジューリング問題に対するDF/IHSの応用

    和田 英彦, 甲斐 宗徳, 笠原 博徳, 成田 誠之助

    電子通信学会技術研究報告   85 ( 320 )  1986年03月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いたロボット・ダイナミクス計算の並列処理

    藤井 博文, 安井 卓也, 幸村 和久, 笠原 博徳, 成田 誠之助

    電子通信学会技術研究報告   85 ( 311 )  1986年03月

  • 平均加重滞留時間最小マルチプロセッサ・スケジューリング問題に対するDF/HISの応用

    和田 英彦, 三宅 貴, 甲斐 宗徳, 笠原 博徳, 成田 誠之助

    電子通信学会総合全国大会    1986年03月  [査読有り]

  • 二次元情報を利用した物体認識手法

    宮下 七郎, 長谷川 博昭, 伊東 俊哉, 笠原 博徳, 成田 誠之助

    電子通信学会総合全国大会    1986年03月  [査読有り]

  • スケジューリング・アルゴリズムを用いたロボット・ダイナミクス計算の並列処理

    藤井 博文, 岩田 雅彦, 水野 正敏, 笠原 博徳, 成田 誠之助

    電子通信学会総合全国大会    1986年03月  [査読有り]

  • 加重フロー時間最小マルチプロセッサ・スケジューリング問題に対するDF/IHSの応用

    和田 英彦, 甲斐 宗徳, 笠原 博徳, 成田 誠之助

    電子通信学会技術研究報告   85 ( 320 )  1986年03月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いたロボット・ダイナミクス計算の並列処理

    藤井 博文, 安井 卓也, 幸村 和久, 笠原 博徳, 成田 誠之助

    電子通信学会技術研究報告   85 ( 311 )  1986年03月  [査読有り]

  • 並列化最適マルチプロセッサスケジューリングアルゴリズム

    伊藤 敦, 笠原 博徳

    電子情報通信学会コンピューテーション研究会 COMP86-89    1986年03月  [査読有り]

  • Parallel Processing of Robot Dynamics Computation Using Multiprocessor Scheduling Algorithms

    H. Fujii, T. Yasui, K. Koumura, H. Kasahara, S. Narita

    Technical Report of IECE   85 ( 311 )  1986年03月  [査読有り]

  • 加重フロー時間最小マルチプロセッサ・スケジューリング問題に 対するDF/IHSの応用

    和田 英彦, 甲斐 宗徳, 笠原 博徳, 成田 誠之助

    電子通信学会技術研究報告   85 ( 320 )  1986年03月

  • Parallel Processing of Robot Dynamics Computation Using Scheduling Algorithms

    H. Fujii, M. Iwata, M. Mizuno, H. Kasahara, S. Narita

    Proc. 1985 Spring Annual Convention of IEICE    1986年03月  [査読有り]

  • An Application of DF/IHS to Minimum Average Weighted Residence Time Multiprocessor Scheduling Problem

    H. Wada, T. Miyake, M. Kai, H. Kasahara, S. Narita

    Proc. 1985 Spring Annual Convention of IEICE    1986年03月  [査読有り]

  • Object Recognition methods Using Two-dimensional Information

    S. Miyashita, H. Hasegawa, T. Itoh, H. Kasahara, S. Narita

    Proc. 1985 Spring Annual Convention IEICE    1986年03月  [査読有り]

  • 並列化最適マルチプロセッサスケジューリングアルゴリズム

    伊藤 敦, 笠原 博徳

    電子情報通信学会コンピューテーション研究会 COMP86-89    1986年03月  [査読有り]

  • Task Scheduling Algorithms for Multiprocessor Realtime Control Systems.

    Munenori Kai, Hironori Kasahara, Seinosuke Narita, Hitoshi Ukaji

    IEEJ Transactions on Electronics, Information and Systems   106 ( 12 ) 257 - 264  1986年  [査読有り]

    DOI

    Scopus

  • An Approach to Supercomputing Using Multiprocessor Scheduling Algorithms

    H. Kasahara, S. Narita

    Proc. of IEEE 1st International Conf. on Supercomputing    1985年12月  [査読有り]

  • Multiprocessor Scheduling Algorithms and Their application to Supercomputing

    H. Kasahara

    CSRD, University of Illinois at Urbana-Champaign, Hosted by Professor David Kuck    1985年12月  [査読有り]

  • Parallel Processing for Simulation of Dynamical Systems

    H. Kasahara, H. Honda, M. Kai, T. Seki, S. Narita

    Proc. of IFAC 7th Conf. on Digital Computer Application to Process Control System    1985年09月  [査読有り]

  • スケジューリング・アルゴリズムを用いたマルチプロセッサ連続システム・シミュレータ WAMUX

    笠原 博徳, 本多 弘樹, 藤井 稔久, 成田 誠之助, 富沢 敬一

    日本シミュレーション学会、第5回シミュレーション・テクノロジー・コンファレンス    1985年06月  [査読有り]

  • Multiprocessor Continuous System Simulator WAMUX Using Scheduling Algorithms

    H. Kasahara, H. Honda, T. Fujii, S. Narita, K. Tomizawa

    The 5th Conference on Simulation Technology, Japan Society for Simulation Technology    1985年06月  [査読有り]

  • Load Distribution Among Real time Control Computers: Multiprocessor Control of Tandem Rolling Mills

    M. Kai, H. Wada, H. Kasahara, S. Narita, H. Ukaji

    Proc. of 6th IFAC Workshop on DCCS    1985年05月  [査読有り]

  • マルチプロセッサ・システム上で起動周期が変動する タスク集合を処理するためのスケジューリング手法

    甲斐 宗徳, 笠原 博徳, 成田 誠之助, 永井 英夫

    電気学会全国大会    1985年04月  [査読有り]

  • A Scheduling Scheme for Processing of Task Set Fluctuating it's Start-up Cycle on Multiprocessor Systems.

    M. Kai, H. Kasahara, S. Narita, H. Nagai

    Proc. Annual Convention of IEE    1985年04月  [査読有り]

  • マルチプロセッサ・スケジューリング問題に対するヒューリスティック・アルゴリズムの性能評価

    和田英彦, 笠原博徳, 成田誠之助

    電子通信学会, 1985年総合全国大会    1985年03月  [査読有り]

  • ビジュアル・フィードバック機能を持つロボット制御系の並列処理

    関俊文, 藤沢栄蔵, 笠原博徳, 成田誠之助

    電子通信学会, 1985年総合全国大会    1985年03月  [査読有り]

  • PARALLEL PROCESSING FOR ROBOT CONTROL WITH VISUAL FEEDBACK

    T. Seki, E. Fujisawa, H. Kasahara, S. Narita

    Proc. 1985 Spring Annual Convention IEICE    1985年03月  [査読有り]

  • Performance Evaluation of Heuristic Algorithms for Multiprocessor Scheduling Problem

    H. Kasahara, H. Wada, S. Narita

    Proc. 1985 Spring Annual Convention IEICE    1985年03月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いたロボット制御・シミュレーションの並列処理

    笠原博徳, 安井卓也, 幸村和久, 甲斐宗徳, 成田誠之助

    電子通信学会、回路とシステム研究会    1985年02月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いたロボット制御・シミュレーションの並列処理

    笠原博徳, 安井卓也, 幸村和久, 甲斐宗徳, 成田誠之助

    電子通信学会、回路とシステム研究会    1985年02月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いた ロボット制御・シミュレーションの並列処理

    笠原博徳, 安井卓也, 幸村和久, 甲斐宗徳, 成田誠之助

    電子通信学会, 回路とシステム研究会    1985年02月

  • Dynamic Task Scheduling for Control of Hot Strip Mill Lines

    M. Kai, A. Ito, H. Wada, H. Kasahara, S. Narita, H. Ukaji

    Bulletin of Centre for Informatics, Waseda University   2, Autumn  1985年  [査読有り]

  • Practical multiprocessor scheduling algorithms for efficient parallel processing

    Hironori Kasahara, Seinosuke Narita

    Systems and Computers in Japan   16 ( 2 ) 11 - 19  1985年  [査読有り]

    　概要を見る

    This paper describes practical optimization/approximation algorithms for scheduling a set of partially ordered computational tasks with different processing times onto a multiprocessor system so that the schedule length is minimized. Since this problem belongs to the class of “strong” NP hard problems, we must eliminate the possibility of constructing not only pseudopolynomial time optimization algorithms, but also fully polynomial time approximation schemes unless P = NP. This paper proposes a heuristic algorithm CP/MISF (Critical Path/Most Immediate Successors First) and an optimization/approximation algorithm DF/IHS (Depth First/ Implicit Heuristic Search). DF/IHS is an excellent scheduling method which can reduce markedly the space complexity and average computation time by combining the branch‐and‐bound method with CP/MISF
    it allows us to solve very large‐scale problems with a few hundred tasks. Copyright © 1985 Wiley Periodicals, Inc., A Wiley Company

    DOI

    Scopus

    3
    被引用数
    (Scopus)

  • Parallel Processing of Robot-Arm Control Computation on a Multimicroprocessor System

    Hironori Kasahara, Seinosuke Narita

    IEEE Journal on Robotics and Automation   1 ( 2 ) 104 - 113  1985年  [査読有り]

    　概要を見る

    A parallel-processing scheme is described for robot-arm control computation on any number of parallel processors. The scheme employs two multiprocessor scheduling algorithms called, respectively, depth first/implicit heuristic search (DF/IHS) and critical path/most immediate successors first (CP/MISF)
    these were recently developed by the authors. The scheme is applied to the parallel processing of dynamic control computation for the Stanford manipulator. In particular, the proposed algorithms are applied to the computation of the Newton-Euler equations of motion for the Stanford manipulator and implemented on a multimicroprocessor system. The test result was so successful that the use of six processor pairs in parallel could attain the processing time of 5.37 ms. It is also shown that the proposed parallel-processing scheme is applicable to an arbitrary number of processors. Copyright © 1985 by The Institute of Electrical and Electronics Engineers, Inc.

    DOI

    Scopus

    106
    被引用数
    (Scopus)

  • ロボット・モーション・シミュレーションの並列処理手法

    笠原博徳, 安井卓也, 谷口浩一, 成田誠之助

    日本ロボット学会、学術講演会    1984年11月  [査読有り]

  • ロボット・アーム制御計算の並列処理

    笠原博徳, 幸村和久, 谷口浩一, 成田誠之助

    日本ロボット学会、学術講演会    1984年11月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムとその実システムの応用

    笠原博徳, 甲斐宗徳, 成田誠之助

    第7回情報処理論とその応用研究会    1984年11月  [査読有り]

  • MULTI-PROCESSOR SCHEDULING ALGORITHMS AND THEIR PRACTICAL APPLICATIONS

    H. Kasahara, M. Kai, S. Narita

    The 7th Symposium on Information Theory and Its Applications    1984年11月  [査読有り]

  • Parallel Processing of Robot Arm Control Computation

    H. Kasahara, H. Koumura, K. Taniguchi, S. Narita

    Proc. Annual Convention of The Robotics Society of Japan    1984年11月  [査読有り]

  • A Parallel Processing Scheme for Robot Motion Simulation

    H. Kasahara, T. Yasui, K. Taniguchi, S. Narita

    Proc. Annual Convention of The Robotics Society of Japan    1984年11月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いたロボット・アーム制御計算の並列処理

    笠原博徳, 幸村和久, 安井卓也, 成田誠之助

    電子通信学会技術研究報告(電子計算機研究会)   84 ( 175 )  1984年10月  [査読有り]

  • マルチプロセッサ・スケジューリングアルゴリズムを用いた連続システム・シミュレーションの並列処理

    笠原博徳, 甲斐宗徳, 関俊文, 本多弘樹, 成田誠之助

    電子通信学会技術研究報告(電子計算機研究会)   84 ( 175 )  1984年10月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いたロボット制御計算の並列処理手法

    笠原博徳, 成田誠之助

    日本ロボット学会誌   2 ( 5 )  1984年10月  [査読有り]

  • マルチプロセッサ・スケジューリングアルゴリズムを用いた連続システム・シミュレーションの並列処理

    笠原博徳, 甲斐宗徳, 関俊文, 本多弘樹, 成田誠之助

    電子通信学会技術研究報告(電子計算機研究会)   84 ( 175 )  1984年10月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いたロボット・アーム制御計算の並列処理

    笠原博徳, 幸村和久, 安井卓也, 成田誠之助

    電子通信学会技術研究報告(電子計算機研究会)   84 ( 175 )  1984年10月  [査読有り]

  • ロボット制御計算の並列処理

    笠原博徳, 成田誠之助

    第9回ロボット及び応用システム・シンポジウム    1984年10月  [査読有り]

  • マルチプロセッサ・スケジューリング・アルゴリズムを用いた ロボット・アーム制御計算の並列処理

    笠原博徳, 幸村和久, 安井卓也, 成田誠之助

    電子通信学会技術研究報告 (電子計算機研究会)   84 ( 175 )  1984年10月

  • マルチプロセッサ・スケジューリングアルゴリズムを用いた 連続システム・シミュレーションの並列処理

    笠原博徳, 甲斐宗徳, 関俊文, 本多弘樹, 成田誠之助

    電子通信学会技術研究報告 (電子計算機研究会)   84 ( 175 )  1984年10月

  • Parallel Processing Scheme for Robot Control Computation Using Multi-Processor Scheduling Algorithm

    H. Kasahara, S. Narita

    Journal of Robotics Society of Japan   2 ( 5 )  1984年10月  [査読有り]

  • Parallel processing of robot control calculation

    S. Narita, H. Kasahara

    9th Symposium on Robotics and Applied Systems    1984年10月  [査読有り]

  • マルチプロセッサ・スケジューリング問題に対する実用的な最適及び近似アルゴリズム

    笠原博徳, 成田誠之助

    電子通信学会論文誌D   67-D ( 7 )  1984年07月  [査読有り]

  • A Practical Optimal / Approximate Algorithm for Multi-Processor Scheduling Problem

    H. Kasahara, S. Narita

    Trans. of IEICE D   67-D ( 7 )  1984年07月  [査読有り]

  • Load Distribution among Real-time Control Computers Connected via Communication Media

    H. Kasahara, S. Narita

    Proc. of 9th IFAC World Congress    1984年07月  [査読有り]

  • Integrated Simulation System for Design and Evaluation of Distributed Computer Control Systems

    H. Kasahara, S. Narita

    Proc. of 9th IFAC World Congress    1984年07月  [査読有り]

  • 並列処理時間最小マルチプロセッサ・スケジューリング・アルゴリズム

    笠原博徳, 有吉一雄, 成田誠之助

    電子通信学会 1984年総合全国大会    1984年03月  [査読有り]

  • マイクロプロセッサを用いたローカルエリアネットワーク・テストベッド

    井村和久, 宮下訓, 笠原博徳, 成田誠之助

    電子通信学会 1984年総合全国大会    1984年03月  [査読有り]

  • プロセッサ間データ転送を考慮したマルチプロセッサ・スケジューリング・アルゴリズム

    笠原博徳, 有吉一雄, 甲斐宗徳, 成田誠之助

    電子通信学会 1984年総合全国大会    1984年03月  [査読有り]

  • スケジューリング理論を用いたロボット制御計算の汎用的並列処理手法

    笠原博徳, 横田友孝, 安井卓也, 成田誠之助

    電子通信学会 1984年総合全国大会    1984年03月  [査読有り]

  • マルチプロセッサ・スケジューリング問題に対する最適及び近似アルゴリズム(2) - 最適アルゴリズム

    笠原博徳, 有吉一雄, 成田誠之助

    情報処理学会第28回全国大会講演論文集   ( 1 ) 13 - 14  1984年03月  [査読有り]

  • マルチプロセッサ・スケジューリング問題に対する最適及び近似アルゴリズム(1) - ヒューリスティックアルゴリズムとその応用

    笠原博徳, 有吉一雄, 成田誠之助

    情報処理学会第28回全国大会講演論文集   ( 1 ) 11 - 12  1984年03月  [査読有り]

  • Optimal / Approximate Algorithm for Multi-Processor Scheduling Problem(2) - Optimal Algorithms

    H. Kasahara, K. Ariyoshi, S. Narita

    Proc. 28th Annual Convention of IPSJ   ( 1 ) 13 - 14  1984年03月  [査読有り]

  • Optimal / Approximate Algorithm for Multi-Processor Scheduling Problem(1) - Heuristic Algorithms and Their Applications

    H. Kasahara, K. Ariyoshi, S. Narita

    Proc. 28th Annual Convention of IPSJ   ( 1 ) 11 - 12  1984年03月  [査読有り]

  • Multiprocessor Scheduling Algorithm minimizing parallel processing time

    H. Kasahara, K. Ariyoshi, S. Narita

    Proc. 1984 Spring Annual Convention IEICE    1984年03月  [査読有り]

  • Multi-Processor Scheduling Algorithm Considering Inter-Processor Data Transfer

    H. Kasahara, K. Ariyoshi, M. Kai, S. Narita

    Proc. 1984 Spring Annual Convention IEICE    1984年03月  [査読有り]

  • Local Area Network Testbed Using Microprocessor

    K. Imura, S. Miyashita, H. Kasahara, S. Narita

    Proc. 1984 Spring Annual Convention IEICE    1984年03月  [査読有り]

  • General-Purpose Parallel Processing Scheme for Robot Control Computation using Scheduling Theory

    H. Kasahara, T. Yokota, T. Yasui, S. Narita

    Proc. 1984 Spring Annual Convention IEICE    1984年03月  [査読有り]

  • PRACTICAL MULTIPROCESSOR SCHEDULING ALGORITHMS FOR EFFICIENT PARALLEL PROCESSING

    H KASAHARA, S NARITA

    IEEE TRANSACTIONS ON COMPUTERS   33 ( 11 ) 1023 - 1029  1984年  [査読有り]

  • マルチプロセッサ連続システムシミュレーションのための並列処理手法

    笠原博徳, 成田誠之助

    日本シミュレーション学会誌   2 ( 3 )  1983年11月  [査読有り]

  • Parallel Processing Scheme for Multi-processor Continuous System Simulator

    H. Kasahara, S. Narita

    JOURNAL OF THE JAPAN SOCIETY FOR SIMULATION TECHNOLOGY   2 ( 3 )  1983年11月  [査読有り]

  • マルチプロセッサ・スケジューリング問題に対する最適及び保証された解精度を持つ近似アルゴリズム

    笠原博徳, 成田誠之助

    電子通信学会技術研究報告(オートマトンと言語研究会)   83 ( 163 )  1983年10月

  • マルチプロセッサ・スケジューリング問題に対する最適及び保証された解精度を持つ近似アルゴリズム

    笠原博徳, 成田誠之助

    電子通信学会技術研究報告(オートマトンと言語研究会)   83 ( 163 )  1983年10月  [査読有り]

  • A PRACTICAL OPTIMIZATION / APPROXIMATION ALGORITHM FOR MULTI-PROCESSOR SCHEDULING PROBLEM

    H. Kasahara, S. Narita

    Technical Report of IEICE   83 ( 163 )  1983年10月  [査読有り]

  • ディジタル制御系の解析に向くシミュレーション言語DOSP

    犬伏裕之, 笠原博徳, 佐藤博, 成田誠之助

    日本シミュレーション大会, 第3回シミュレーション・テクノロジー・コンファレンス    1983年07月  [査読有り]

  • Simulation Language DOSP Appropriate for Analysis for Digital Control

    H. Inubushi, H. Kasahara, H. Sato, S. Narita

    The 3rd Conference on Simulation Technology, Japan Society for Simulation Technology    1983年07月  [査読有り]

  • 分散制御システムのアベイラビリティ評価モデル

    若槻 直, 有吉 一雄, 笠原 博徳, 成田 誠之助

    電気学会全国大会    1983年04月  [査読有り]

  • 所望の規範モデルを用いたPID調整則とその応用例

    上田 俊一, 犬伏 裕之, 笠原 博徳, 成田 誠之助

    電気学会全国大会    1983年04月  [査読有り]

  • 産業用ローカルエリアネットワークの通信制御方式の評価

    中後 明, 井村 和久, 笠原 博徳, 成田 誠之助

    電気学会全国大会    1983年04月  [査読有り]

  • マルチプロセッサ・ダイナミクス・シミュレータのための並列処理手法

    笠原博徳, 有吉一雄, 成田誠之助

    電気学会 全国大会    1983年04月  [査読有り]

  • PID Tuning Using Desired Reference Model and Their Applications

    S. Ueda, H. Inubushi, H. Kasahara, S. Narita

    Proc. Annual Convention of IEE    1983年04月  [査読有り]

  • Evaluation of Communication Control Method on Industrial Local Area Network

    A. Chugo, K. Imura, H. Kasahara, S. Narita

    Proc. Annual Convention of IEE    1983年04月  [査読有り]

  • Availability Evaluation Model for Distributed Control System

    N. Wakatsuki, K. Ariyoshi, H. Kasahara, S. Narita

    Proc. Annual Convention of IEE    1983年04月  [査読有り]

  • A Processing Scheme for Multiprocessor Dynamics Simulator

    H. Kasahara, K. Ariyoshi, S. Narita

    Proc. Annual Convention IEE    1983年04月  [査読有り]

  • 分散制御システムにおける負荷分割、資源割り当て、及びスケジューリング手法

    笠原博徳, 成田誠之助

    電気四学会連合大会    1982年11月  [査読有り]

  • Load distribution and resource allocation in distributed control systems

    H. Kasahara, S. Narita

    Unified convention of 4 electrical societies    1982年11月  [査読有り]

  • Parallel Processing for Real Time Control and Simulation of Distributed Computer Control Systems

    H. Kasahara, S. Narita

    Proc. of 4th IFAC Workshop on DCCS    1982年05月  [査読有り]

  • 分散制御システムの実時間シミュレーションのための並列処理

    笠原博徳, 若槻直, 斉藤浩, 成田誠之助

    電気学会 全国大会    1982年04月  [査読有り]

  • マルチマイクロプロセッサを用いたダイナミック・シミュレータ

    斉藤浩, 中後明, 笠原博徳, 成田誠之助

    電気学会 全国大会    1982年04月  [査読有り]

  • Parallel Processing for Real Time Simulation of Distributed Control Systems

    H. Kasahara, N. Wakatsuki, H. Saito, S. Narita

    Proc. Annual Convention of IEE    1982年04月  [査読有り]

  • Dynamic Simulator Using Multi-microprocessor

    H. Saito, A. Chugo, H. Kasahara, S. Narita

    Proc. Annual Convention of IEE    1982年04月  [査読有り]

  • 分散制御システムの実時間制御・シミュレーションのための並列処理アルゴリズム

    笠原博徳, 若槻直, 成田誠之助

    電気学会情報処理研究会    1982年02月

  • 分散制御システムの実時間制御・シミュレーションのための並列処理アルゴリズム

    笠原博徳, 若槻直, 成田誠之助

    電気学会情報処理研究会    1982年02月  [査読有り]

  • Parallel Processing Algorithm for Real Time Control and Simulation of Distributed Control System

    H. Kasahara, N. Wakatsuki, S. Narita

    Technical Report of IEE SIG on Information Processing    1982年02月  [査読有り]

  • モデル規範形サンプル値PIDコントローラとその応用例

    佐藤 博, 新井 弘志, 笠原 博徳, 成田 誠之助

    電気学会東京支部大会    1981年12月  [査読有り]

  • Model Reference Sampling Value PID Controller and Their Applications

    H. Sato, H. Arai, H. Kasahara, S. Narita

    Proc. Annual Convention of Tokyo-based Affiliate of IEEE    1981年12月  [査読有り]

  • A Parallel Processing Algorithm for Fast Load-Flow and Stability Calculations

    S. Narita, H. Tachiyeda, K. Omata, T. Mimura, H. Kasahara

    Proc. of the Seventh Power Systems Computation Conference    1981年07月  [査読有り]

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書籍等出版物

  • Technology Predictions

    Rosa M. Badia, Mary Baker, Tom Coughlin, Paolo Faraboschi, Eitan Frachtenberg, Vincent Kaabunga, Hironori Kasahara, Kim Keeton, Danny Lange, Phil Laplante, Andrea Matwyshyn, Avi Mendelson, Cecilia Metra, Dejan Milojicic, Nita Patel, Roberto Saracco, Michelle Tubb, Irene Pazos Viana( 担当： 分担執筆)

    2022年01月

  • 並列処理技術

    笠原 博徳

    情報処理学会５０年のあゆみ,pp.195-198  2021年10月

  • 組込みマルチコアハンドブック基礎編

    笠原 博徳( 担当： 監修)

    JEITA  2021年09月

  • (論文誌特集編集)特集:並列処理

    笠原 博徳

    情報処理学会論文誌 Vol.42, No.4 pp.651-920  2021年04月

  • 組込みマルチコアハンドブック技術・応用編

    笠原 博徳( 担当： 監修)

    JEITA  2021年02月

  • Guest Editorial: Special Issue on Network and Parallel Computing for Emerging Architectures and Applications

    ( 担当： 共著)

    2019年03月

  • NPC: 15th IFIP International Conference Network and Parallel Computing

    Feng Zhang, Jidong Zhai, Marc Snir, Hai Jin, Hironori Kasahara, Mateo Valero( 担当： 編集)

    Lecture Notes in Computer Science, Vol.11276 LNCS  2018年11月

  • Message from the CAP 2017 Organizing Committee

    Cristina Seceleanu, Hironori Kasahara, Tiberiu Seceleanu

    IEEE COMPSAC 2017 (The 41th IEEE Computer Society International Conference on Computers, Software & Applications)  2017年07月

  • IEEE CS 2022 Report

    Hasan Alkhatib, Paolo Faraboschi, Eitan Frachtenberg, Hironori Kasahara, Danny Lange, Phil Laplante, Arif Merchant, Dejan Milojicic, Karsten Schwan

    IEEE Computer Society  2014年09月

  • Languages and Compilers for Parallel Computing: 25th International Workshop, LCPC 2012, Tokyo, Japan, September 11-13, 2012, Revised Selected Papers

    Hironori Kasahara, Keiji Kimura( 担当： 編集)

    Lecture Notes in Computer Science, Vol.7760  2013年

  • Heterogeneous multicore processor technologies for embedded systems

    Kunio Uchiyama, Fumio Arakawa, Hironori Kasahara, Tohru Nojiri, Hideyuki Noda, Yasuhiro Tawara, Akio Idehara, Kenichi Iwata, Hiroaki Shikano( 担当： 共著)

    Springer New York  2012年10月

  • フィニッシュ電験三種3機械

    前川 仁孝, 笠原 博徳

    オーム社  1995年

  • 情報処理ハンドブック

    笠原 博徳

    オーム社  1995年

  • (会誌特集編集)マルチプロセッサスーパコンピュータPHIの研究開発：特集「マルチプロセッサスーパコンピュータPHIの研究開発」の編集にあたって Outline of the Research

    鈴木 滋, 笠原 博徳

    情報処理, Vol.33, No.5  1992年05月

  • 並列処理技術

    笠原 博徳

    コロナ社  1991年06月

  • Parallel Computation System for Robotics

    H. Kasahara

    World Scientific  1991年

  • Microprocessors in Robotic and Manufacturing Systems

    H. Kasahara

    Kluwer Academic Pub.  1991年

  • ロボット工学ハンドブック

    笠原 博徳

    ロボット学会  1990年

  • Tutorial:Hard Real-Time Systems

    H. Kasahara

    IEEE Computer Society Press  1988年

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Misc

  • 自動並列化コンパイラのコンパイル時間短縮のための実行プロファイル・フィードバックを用いたコード生成手法 (コンピュータシステム) -- (組込み技術とネットワークに関するワークショップETNET2017)

    藤野 里奈, 韓 吉新, 島岡 護, 見神 広紀, 宮島 崇浩, 高村 守幸, 木村 啓二, 笠原 博徳

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報   116 ( 510 ) 207 - 212  2017年03月

    CiNii

  • 自動車リアルタイム制御計算の複数クラスタ構成マルチコア上での並列化 (コンピュータシステム) -- (組込み技術とネットワークに関するワークショップETNET2017)

    宮田 仁, 島岡 護, 見神 広紀, 西 博史, 鈴木 均, 木村 啓二, 笠原 博徳

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報   116 ( 510 ) 177 - 182  2017年03月

    CiNii

  • Android Video Processing System Combined with Automatically Parallelized and Power Optimized Code by OSCAR Compiler

    Bui Duc Binh, Tomohiro Hirano, Hiroki Mikami, Hideo Yamamoto, Keiji Kimura, Hironori Kasahara

    情報処理学会論文誌   57 ( 4 )  2016年04月

    　概要を見る

    The emergence of multi-core processors in smart devices promises higher performance and low power consumption. The parallelization of applications enables us to improve their performance. However, simultaneously utilizing many cores would drastically drain the device battery life. This paper shows a demonstration system of real-time video processing combined with power reduction controlled by the OSCAR automatic parallelization compiler on ODROID-X2, an open Android development platform based on Samsung Exynos4412 Prime with 4 ARM Cortext-A9 cores. In this paper, we exploited the DVFS framework, core partitioning, and profiling technique and OSCAR parallelization - power control algorithm to reduce the total consumption in a real-time video application. The demonstration results show that it can cut power consumption by 42.8% for MPEG-2 Decoder application and 59.8% for Optical Flow application by using 3 cores in both applications.\n------------------------------This is a preprint of an article intended for publication Journal ofInformation Processing(JIP). This preprint should not be cited. Thisarticle should be cited as: Journal of Information Processing Vol.24(2016) No.3 (online)------------------------------The emergence of multi-core processors in smart devices promises higher performance and low power consumption. The parallelization of applications enables us to improve their performance. However, simultaneously utilizing many cores would drastically drain the device battery life. This paper shows a demonstration system of real-time video processing combined with power reduction controlled by the OSCAR automatic parallelization compiler on ODROID-X2, an open Android development platform based on Samsung Exynos4412 Prime with 4 ARM Cortext-A9 cores. In this paper, we exploited the DVFS framework, core partitioning, and profiling technique and OSCAR parallelization - power control algorithm to reduce the total consumption in a real-time video application. The demonstration results show that it can cut power consumption by 42.8% for MPEG-2 Decoder application and 59.8% for Optical Flow application by using 3 cores in both applications.\n------------------------------This is a preprint of an article intended for publication Journal ofInformation Processing(JIP). This preprint should not be cited. Thisarticle should be cited as: Journal of Information Processing Vol.24(2016) No.3 (online)------------------------------

    CiNii

  • Android Movie Player System Combined with Automatically Parallelized and Power Optimized Code by OSCAR Compiler

    BuiDucBinh, Tomohiro Hirano, Dominic Hillenbrand, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    組込みシステムシンポジウム2014論文集   2014   55 - 62  2014年10月

    CiNii

  • 大規模無線センサネットワークにおける外乱を考慮したアーキテクチャ探索シミュレータの実装と評価

    山下浩一郎, 鈴木貴久, 栗原康志, 大友俊也, 木村啓二, 笠原博徳

    マルチメディア、分散協調とモバイルシンポジウム2014論文集   2014   1368 - 1377  2014年07月

    CiNii

  • モデルベース設計により自動生成されたエンジン制御Cコードのマルチコア用自動並列化

    梅田 弾, 金羽木 洋平, 見神 広紀, 林 明宏, 谷 充弘, 森 裕司, 木村 啓二, 笠原 博徳

    組込みシステムシンポジウム2013論文集   2013   104 - 113  2013年10月

    CiNii

  • 組込マルチコア用OSCAR APIを用いたTILEPro64上でのマルチメディアアプリケーションの並列処理

    岸本 耀平, 見神 広紀, 中野 恵一, 林 明宏, 木村 啓二, 笠原 博徳

    組込みシステムシンポジウム2012論文集   2012   22 - 30  2012年10月

    CiNii

  • 自動並列化技術を用いたメディア処理オフロード

    石坂 一久, 酒井 淳嗣, 枝廣 正人, 宮本 孝道, 間瀬 正啓, 木村 啓二, 笠原 博徳

    研究報告モバイルコンピューティングとユビキタス通信（MBL）   2010 ( 59 ) 1 - 7  2010年03月

    　概要を見る

    自動並列化技術と自動オフロード技術により，アプリプログラムを変更することなくメディア処理をヘテロマルチコア上で高速化する手法を提案する．メディア処理は高い演算性能を必要とするが，プロセッサの進歩はヘテロマルチコアへと進んでおりソフトウェアが複雑化する．本稿では，メディア処理アプリの特徴を利用し，コアへの処理の分割と並列化をアプリプログラマに隠蔽した高速化手法を提案する．実験では，提案手法により Window Media Player のソースコードを変更することなくデコード処理をオフロードすることができ，3 コアのアクセラレータを利用して 1.8 倍の性能向上が確認できた．This paper proposes new software architecture for media processing using the automatic parallelization and offload for hetero multicore. While media processing demands more and more computational power, it is difficult for a non-expert programmer to exploit hetero multicore that is a promising future processor architecture. The proposed method keeps programers away from parallelization and offloading for hetero multicore. Our experiments showed that the Windows Media Player speeduped 1.8 times by offloading the decoder to three cores accelerator without source code modification.

    CiNii

  • 瞬時電源遮断機構を用いたマルチコアSoC向け省電力ソフトウェア実行環境

    小野内 雅文, 十山 圭介, 野尻 徹, 佐藤 真琴, 間瀬 正啓, 白子 準, 佐藤 未来子, 高田 雅士, 伊藤 雅之, 水野 弘之, 並木 美太郎, 木村 啓二, 笠原 博徳

    電子情報通信学会技術研究報告. CST, コンカレント工学   109 ( 367 ) 7 - 12  2010年01月

    　概要を見る

    8つのCPUコアを搭載するマルチコアSoC RP2と,自動並列化コンパイラOSCARを用いて,高い処理性能と省電力を両立するソフトウェア実行環境を構築した。この環境ではCPUコア数の増加に応じて処理速度を向上させるため,OSCARコンパイラと連携しデータの特性を考慮したメモリ配置を行うデータマッピング手法を開発し,各CPUコア上で実行される並列化タスク間のコミュニケーションオーバヘッド,すなわち,キャッシュコヒーレンシ維持とタスク間同期の時間を削減した。さらに,オンチップのCPUコアローカルメモリを活用した高速な電源遮断・復帰を実現する瞬時電源遮断機構を開発し,OSCARコンパイラとの連携によりプログラム実行中の待機CPUコアの電源を細粒度に遮断することで,無駄な電力消費を削減した。開発したソフトウェア実行環境上でセキュアAAC-LC圧縮処理を実行したところ,データマッピング手法を適用することにより,CPUコア数を1から8へと増やした場合に5.00倍の処理速度を達成した。さらに,瞬時電源遮断機構を併用することで,電力効率が10%向上することを確認した。

    CiNii

  • マルチコアプロセッサ上での粗粒度タスク並列処理のためのコンパイラによるローカルメモリ管理手法

    中野 啓史, 桃園 拓, 間瀬 正啓, 木村 啓二, 笠原 博徳

    情報処理学会論文誌コンピューティングシステム（ACS）   2 ( 2 ) 63 - 74  2009年07月

    　概要を見る

    リアルタイム性および高性能，低電力が要求される情報家電機器では，オフチップ共有メモリに加え，小容量高速なローカルメモリを搭載したマルチコアプロセッサが開発されている．しかしながら，プログラマが手動でローカルメモリ容量を考慮しつつローカリティの最適化を行うことはきわめて困難であり，プログラム開発期間の短縮のためにはコンパイラによる自動最適化が必要となる．そこで，本論文では，容量制約のあるローカルメモリを有効に利用するための並列化コンパイル手法を提案する．提案手法ではまず，粗粒度タスク並列処理によりループやサブルーチン間の並列性を抽出する．続いてループ整合分割により，ローカルメモリサイズを考慮した粗粒度タスク分割を行う．従来のデータローカライゼーション手法は，分割されたデータを固定的にローカルメモリに割り当てていた．提案手法では，タスク分割後，データの定義あるいは参照時刻に基づくローカルメモリの割当てと解放を行い，より柔軟なローカルメモリ管理を実現する．オーディオ圧縮に用いられる AAC エンコーダを用いた性能評価の結果，固定的な割当てを行う従来のデータローカライゼーション手法と比較し，SH4A を 4 コア集積した RP1 マルチコア上で，約 2.6 倍，8 コア集積した RP2 マルチコア上で，約 2.5 倍の速度向上がそれぞれ得られた．Multicore processors integrating a small fast local memory for each core in addition to an off-chip shared memory has been developed for consumer electronics to meet real-time constraints, high performance and low power demand. However, data locality optimization by hand considering local memory size is much difficult. Therefore automatic compilation optimization is necessary to speed up application development time. This paper proposes a parallelizing compilation scheme which realizes effective use of limited local memory. First, the proposed scheme extracts parallelism among loops or subroutines using coarse grain task parallel processing. Subsequently, a loop is decomposed into smaller loops to fit local memory size using loop aligned decomposition. A conventional data localization scheme allocates decomposed data to fixed local memory address. On the other hand, the proposed scheme effectively allocates and deallocates decomposed data based on data definition and reference time. As the results, the proposed scheme gives us about 2.6 times speedup for AAC encoding program against the conventional scheme which does not manage each array on RP1 4 SH4A multicore processor and about 2.5 on RP2 8 SH4A multicore processor, respectively.

    CiNii

  • Multigrain Parallel Processing on Compiler Cooperative OSCAR Chip Multiprocessor Architecture

    KIMURA Keiji, KODAKA Takeshi, OBATA Motoki, KASAHARA Hironori

    IEICE transactions on electronics   86 ( 4 ) 570 - 579  2003年04月

    　概要を見る

    This paper describes multigrain parallel processing on OSCAR (Optimally Scheduled Advanced multiprocessoR) chip multiprocessor architecture. OSCAR compiler cooperative chip multiprocessor architecture aims at development of scalable, high effective performance and cost effective chip multiprocessor with ease of use by compiler supports. OSCAR chip multiprocessor architecture integrates simple single issue processors having distributed shared data memory for optimal use of data locality over different loops and fine grain data transfer and synchronization, local data memory for private data recognized by compiler, and compiler controllable data transfer unit for overlapping data transfer to hide data transfer overhead. This OSCAR chip multiprocessor and OSCAR multigrain parallelizing compiler have been developed simultaneously. Performance of multigrain parallel processing on OSCAR chip multiprocessor architecture is evaluated using SPEC fp 2000/95 benchmark suite. When microSPARC like single issue core is used, OSCAR chip multiprocessor architecture gives us 2.36 times speedup in fpppp, 2.64 times in su2cor, 2.88 times in turb3d, 2.98 times in hydro2d, 3-84 times in tomcatv, 3.84 times in mgrid and 3.97 times in swim respectively for four processors against single processor.

    CiNii

  • メタスケジューリング--自動並列分散処理の試み

    小出 洋, 笠原 博徳

    Bit   33 ( 4 ) 36 - 41  2001年04月

    CiNii

  • FPGA向け逆数計算回路の設計

    尾形 航, 笠原 博徳

    電子情報通信学会技術研究報告. VLD, VLSI設計技術   98 ( 446 ) 53 - 59  1998年12月

    　概要を見る

    計算機アーキテクチャ研究において対象アーキテクチャを評価するには、ソフトウェアでエミュレートを行う、あるいは実際にハードウェアを製作して評価する等の手法が取られてきた。しかし前者の方法では評価に膨大な時間を要するという難点があり、一方後者の実際に製作する方法では多大な費用がかかる、開発から実際に稼動して評価に入るまでに相当の期間を要する、また一度製作した機体を改造して別のアーキテクチャの評価を行うことが事実上不可能、等の問題があった。これらの問題を解決する高速・浮動小数点演算機能を含む高機能、過大でない費用で実現可能、容易にアーキテクチャを改変可能なハードウェアアーキテクチャエミュレータを、S-RAM型の大規模なFPGAを用いて開発した。この上で実用に即したアプリケーションを走行させる際には浮動小数点の除算も多用されるが、これを効率よく実行する為に、FPGAの回路の特徴を活かした逆数計算回路を設計する。

    CiNii

  • 飯倉氏に対する回答

    中野 恵一, 笠原 博徳

    電子情報通信学会論文誌. D-2, 情報・システム 2-情報処理   79 ( 11 ) 1998 - 1999  1996年11月

    　概要を見る

    筆者らの論文に対して飯倉氏から寄せられた御指摘と御質問に答え,原論文中で「ひずみの下限値」計算および探索に関するオーバヘッドをどのように考慮しているかについて回答させて頂きます.また追試の結果,我々が報告したのと同様の性能が得られなかったとされるのは,原論文で示した,ヒューリスティックスを用いた探索順の決定法がインプリメントされていないからではないかと考えます.

    CiNii

  • ICS'96参加報告

    笠原 博徳, 吉田 明正

    情報処理   37 ( 8 ) 785 - 787  1996年08月

    CiNii

  • Array subscript bit vector表示による依存解析手法

    山下 浩一郎, 安田 泰勲, 宮沢 稔, 笠原 博徳

    全国大会講演論文集   50   3 - 4  1995年03月

    　概要を見る

    自動並列化コンパイラにおいて、ソースコード中の並列性を最大限に引き出すためには強力なデータ依存解析が必要である。特にループにおいてループキャリィドディペンデンス解析を行う場合には、制御変数の値域を考慮しつつ配列変数の添字式を解析しなければならない。データ依存解析の従来手法としてはGCD testが最も簡単な手法の一つとして知られているが、ネストしたループにおいて解析対象となる配列変数の添字式Subが式(1)のような複数の制御変数による線形一次式で表現される場合に適用できない。このような場合にはOmega testなどが使用されるが、最悪の条件下では解析時間のオーダー関数が指数関数となることが知られている。Sub=a_0+a_1・I_1+a_2・I_2+……a_k・I_k+……a_n・I_n(1)(ただしI_kは制御変数、a_kは定数係数)本稿ではこのようなネストループの問題に対して、各々の配列要素にビットを対応させたビットベクトルであるArray Subscript Bit vectorを用いたデータ依存解析手法を提案する。本手法は単純な論理演算によるネストループにおける複数制御変数線形一次式で表現される依存解析を短い時間で行なうことを可能とする。

    CiNii

  • 電子回路シミュレーションの粗粒度/近細粒度階層的並列手法

    伊藤 泰樹, 前川 仁孝, 高井 峰生, 西川 健, 笠原 博徳

    全国大会講演論文集   50   37 - 38  1995年03月

    　概要を見る

    近年の半導体技術の進歩と共にVLSIの集積度は上昇し、回路の設計と検証に多くの時間とコストが必要になっている。中でも電子回路のシミュレーションに要する時間の短縮は重要な課題の一つである。従来より直接法を用いた電子回路シミュレーションの並列処理では、回路分割により粗粒度タスクを生成し、分割回路をプロセッサに割り当てて粗粒度並列処理を行なう方法が研究されてきた。本稿では、回路の自動分割を行ない、分割回路間での粗粒度並列処理と、分割回路内における直接解法のステートメントレベル近細粒度並列処理を、階層的に組み合わせる並列処理手法を提案する。

    CiNii

  • マルチプロセッサスーパーコンピュータ上でのFORTRANプログラムのマクロデータフロー処理

    合田 憲人, 岡本 雅巳, 尾形 航, 本多 弘樹, 笠原 博徳, 成田 誠之助

    全国大会講演論文集   44   25 - 26  1992年02月

    　概要を見る

    高性能プロセッサを比較的少数結合した主記憶共有型マルチプロセッサ(マルチプロセッサスーパーコンピュータ)上での従来のFORTRANプログラムの並列処理では,マクロタスキング(サブルーチン並列処理)とマイクロタスキング(ループ並列処理)のみが行われていた.また,プログラム中からの粗粒度の並列性の抽出は,多くの場合ユーザーにゆだねられていた.本稿では,マルチプロセッサスーパーコンピュータ上でのFORTRANプログラムのマクロデータフロー処理手法FUJITSU LABORATORIES Ltd.を提案する.本手法では,コンパイラがプログラムの粗粒度タスク(マクロタスク)への分割,マクロタスク間の並列性抽出,各Fortranプログラム専用のダイナミックスケジューリングコードの生成等を自動的に行うため,低オーバーヘッドで効率の良い並列処理を行うことができる.

    CiNii

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産業財産権

  • PARALLELISM EXTRACTION METHOD AND METHOD FOR MAKING PROGRAM

    2950211(EP)

    Hironori Kasahara, Keiji Kimura, Akihiro Hayashi, Hiroki Mikami, Yohei Kanehagi, Dan Umeda, Mitsuo Sawada

    特許権

  • PARALLELISM EXTRACTION METHOD AND METHOD FOR MAKING PROGRAM

    2950211(GB)

    Hironori Kasahara, Keiji Kimura, Akihiro Hayashi, Hiroki Mikami, Yohei Kanehagi, Dan Umeda, Mitsuo Sawada

    特許権

  • PARALLELISM EXTRACTION METHOD AND METHOD FOR MAKING PROGRAM

    602014078600.6(DE)

    Hironori Kasahara, Keiji Kimura, Akihiro Hayashi, Hiroki Mikami, Yohei Kanehagi, Dan Umeda, Mitsuo Sawada

    特許権

  • METHOD OF GENERATING CODE EXECUTABLE BY PROCESSOR

    3486767(EP)

    Hironori Kasahara, Keiji Kimura, Mase Masayoshi

    特許権

  • METHOD OF MANAGING A STORAGE AREA OF A MEMORY IN A MULTIPROCESSOR SYSTEM

    3486767(GB)

    Hironori Kasahara, Keiji Kimura, Mase Masayoshi

    特許権

  • METHOD OF MANAGING A STORAGE AREA OF A MEMORY IN A MULTIPROCESSOR SYSTEM

    602010065015.4(DE)

    Hironori Kasahara, Keiji Kimura, Mase Masayoshi

    特許権

  • PARALLEL PROGRAM GENERATING METHOD AND PARALLELIZATION COMPILING APPARATUS

    10698670(US)

    Hironori Kasahara, Keiji Kimura, Dan Umeda, Hiroki Mikami

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIGRAIN PARALLELIZING COMPILER

    2657839(EP)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIGRAIN PARALLELIZING COMPILER

    2657839(GB)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIGRAIN PARALLELIZING COMPILER

    602006059465.8(DE)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • PROCESSOR SYSTEM AND ACCELERATOR

    2511672(GB)

    Hironori Kasahara, Keiji Kimura

    特許権

  • 並列化コンパイラ、並列化コンパイル装置、及び並列プログラムの生成方法

    特許6600888

    笠原 博徳, 木村 啓二, 梅田 弾, 見神 広紀

    特許権

  • METHOD OF GENERATING CODE EXECUTABLE BY PROCESSOR

    2508992(EP)

    Hironori Kasahara, Keiji Kimura, Mase Masayoshi

    特許権

  • METHOD OF GENERATING CODE EXECUTABLE BY PROCESSOR

    2508992(GB)

    Hironori Kasahara, Keiji Kimura, Mase Masayoshi

    特許権

  • METHOD OF GENERATING CODE EXECUTABLE BY PROCESSOR

    602010059750.4(DE)

    Hironori Kasahara, Keiji Kimura, Mase Masayoshi

    特許権

  • プロセッサコア及びプロセッサシステム

    特許6525286

    笠原 博徳, 木村 啓二

    特許権

  • PARALLELIZATION COMPILING METHOD, PARALLELIZATION COMPILER, AND VEHICULAR DEVICE

    10228923(US)

    Yoshihiro Yatoh, Noriyuki Suzuki, Kenichi Mineta, Hironori Kasahara, Keiji Kimura, Hiroki Mkiami, Dan Umeda

    特許権

  • 並列化コンパイル方法、並列化コンパイラ、及び車載装置

    特許6427055

    峰田 憲一, 鈴木 範幸, 笠原 博徳, 木村 啓二, 見神 広紀, 梅田 弾

    特許権

  • 並列化コンパイル方法、及び並列化コンパイラ

    特許6427054

    矢頭 義弘, 鈴木 範幸, 峰田 憲一, 笠原 博徳, 木村 啓二, 見神 広紀, 梅田 弾

    特許権

  • 並列化コンパイル方法、及び並列化コンパイラ

    特許6427053

    信田 和志, 鈴木 範幸, 笠原 博徳, 木村 啓二, 見神 広紀, 梅田 弾

    特許権

  • PROCESSOR, ACCELERATOR, AND DIRECT MEMORY ACCESS CONTROLLER WITHIN A CORE READING/WRITING LOCAL SYNCHRONIZATION FLAG AREA FOR PARALLEL EXECUTION

    10095657(US)

    Hironori Kasahara, Keiji Kimura

    特許権

  • GLOBAL COMPILER FOR CONTROLLING HETEROGENEOUS MULTIPROCESSOR

    1881405(EP)

    Hironori Kasahara, Keiji Kimura, Hiroaki Shikano

    特許権

  • GLOBAL COMPILER FOR CONTROLLING HETEROGENEOUS MULTIPROCESSOR

    1881405(GB)

    Hironori Kasahara, Keiji Kimura, Hiroaki Shikano

    特許権

  • GLOBAL COMPILER FOR CONTROLLING HETEROGENEOUS MULTIPROCESSOR

    1881405(FR)

    Hironori Kasahara, Keiji Kimura, Hiroaki Shikano

    特許権

  • GLOBAL COMPILER FOR CONTROLLING HETEROGENEOUS MULTIPROCESSOR

    602007055494.2(DE)

    Hironori Kasahara, Keiji Kimura, Hiroaki Shikano

    特許権

  • PARALLEL PROGRAM GENERATING METHOD AND PARALLELIZATION COMPILING APPARATUS

    Hironori Kasahara, Keiji Kimura, Dan Umeda, Hiroki Mikami

    特許権

  • PARALLEL PROGRAM GENERATING METHOD AND PARALLELIZATION COMPILING APPARATUS

    Hironori Kasahara, Keiji Kimura, Dan Umeda, Hiroki Mikami

    特許権

  • マルチプロセッサシステム

    特許6335253

    笠原 博徳, 木村 啓二

    特許権

  • 並列性の抽出方法及びプログラムの作成方法

    特許6319880

    笠原博徳, 木村啓二, 林明宏, 見神広紀, 金羽木洋平, 梅田弾, 沢田光男

    特許権

  • PARALLELIZATION COMPILING METHOD, PARALLELIZATION COMPILER, AND VEHICULAR DEVICE

    9934012(US)

    Kazushi Nobuta, Noriyuki Suzuki, Hironori Kasahara, Keiji Kimura, Hiroki Mkiami, Dan Umeda

    特許権

  • METHOD OF PROVIDING A NON-CACHEABLE AREA IN MEMORY

    9928057(US)

    Hironori Kasahara, Keiji Kimura, Mase Masayoshi

    特許権

  • PROCESSOR, ACCELERATOR, AND DIRECT MEMORY ACCESS CONTROLLER WITHIN A PROCESSOR CORE THAT EACH READS/WRITES A LOCAL SYNCHRONIZATION FLAG AREA FOR PARALLEL EXECUTION

    9846673(US)

    Hironori Kasahara, Keiji Kimura

    特許権

  • PARALLELIZATION COMPILING METHOD, PARALLELIZATION COMPILER, PARALLELIZING COMPILE APPARATUS, AND ONBOARD APPARATUS

    9760355(US)

    Yuji Mori, Mitsuhiro Tani, Hironori Kasahara, Keiji Kimura, Akihiro Hayashi, Hiroki Mikami, Dan Umeda, Yohei Kanehagi

    特許権

  • ACCELERATOR AND PROCESSOR SYSTEM

    I597661(TW)

    Hironori Kasahara, Keiji Kimura

    特許権

  • PROCESSOR SYSTEM AND ACCELERATOR

    ZL201280065692.7(CN)

    Hironori Kasahara, Keiji Kimura

    特許権

  • プロセッサシステム及びアクセラレータ

    特許6103647

    木村 啓二, 笠原 博徳

    特許権

  • 並列化コンパイル方法、並列化コンパイラ、並列化コンパイル装置、及び、車載装置

    特許6018022

    森裕司, 谷充弘, 笠原 博徳, 木村 啓二, 林 明宏, 見神 広紀, 梅田 弾, 金羽木 洋平

    特許権

  • GLOBAL COMPILER FOR CONTROLLING HETEROGENEOUS MULTIPROCESSOR

    Kenichi Mineta, Noriyuki Suzuki, Hironori Kasahara, Keiji Kimura, Hiroki Mkiami, Dan Umeda

    特許権

  • PARALLELIZATION COMPILING METHOD, PARALLELIZATION COMPILER, AND VEHICULAR DEVICE

    Kenichi Mineta, Noriyuki Suzuki, Hironori Kasahara, Keiji Kimura, Hiroki Mkiami, Dan Umeda

    特許権

  • PARALLELIZATION COMPILING METHOD, PARALLELIZATION COMPILER, AND VEHICULAR DEVICE

    Yoshihiro Yatoh, Noriyuki Suzuki, Kenichi Mineta, Hironori Kasahara, Keiji Kimura, Hiroki Mkiami, Dan Umeda

    特許権

  • PARALLELIZATION COMPILING METHOD, PARALLELIZATION COMPILER, AND VEHICULAR DEVICE

    Kazushi Nobuta, Noriyuki Suzuki, Hironori Kasahara, Keiji Kimura, Hiroki Mkiami, Dan Umeda

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIGRAIN PARALLELIZING COMPILER

    2620840(EP)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIGRAIN PARALLELIZING COMPILER

    2620840(GB)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIGRAIN PARALLELIZING COMPILER

    602006047921.2(DE)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • PARALLELISM EXTRACTION METHOD AND METHOD FOR MAKING PROGRAM

    Hironori Kasahara, Keiji Kimura, Akihiro Hayashi, Hiroki Mikami, Yohei Kanehagi, Dan Umeda, Mitsuo Sawada

    特許権

  • METHOD OF GENRATING CODE WHICH IS EXECUTABLE BY A PROCESSOR AND STORAGE AREA MANAGEMENT METHOD

    ZL201080057540.3(CN)

    Hironori Kasahara, Keiji Kimura, Mase Masayoshi

    特許権

  • マルチプロセッサシステム

    笠原 博徳, 木村 啓二, 白子 準, 伊藤 雅樹, 鹿野 裕明

    特許権

  • PARALLELIZATION COMPILING METHOD, PARALLELIZATION COMPILER, PARALLELIZING COMPILE APPARATUS, AND ONBOARD APPARATUS

    Yuji Mori, Mitsuhiro Tani, Hironori Kasahara, Keiji Kimura, Akihiro Hayashi, Hiroki Mikami, Dan Umeda, Yohei Kanehagi

    特許権

  • MULTIPROCESSOR SYSTE AND MULTIGRAIN PARALLELIZING COMPILER

    8812880(US)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • PARALLELISM EXTRACTING METHOD AND PROGRAM CREATION METHOD

    Hironori Kasahara, Keiji Kimura, Akihiro Hayashi, Hiroki Mikami, Yohei Kanehagi, Dan Umeda, Mitsuo Sawada

    特許権

  • MEMORY MANAGEMENT METHOD, PROGRAM CREATION METHOD

    ZL200880003780.8(CN)

    Hironori Kasahara, Keiji Kimura, Hirofumi Nakano, Takumi Nito, Takanori Maruyama, Tsuyoshi Miura, Tomohiro Tagawa

    特許権

  • マルチプロセッサシステムおよびマルチプロセッサシステムの同期方法

    笠原 博徳, 木村 啓二, 伊藤 雅之, 亀井 達也, 服部 俊洋

    特許権

  • プロセッサによって実行可能なコードの生成方法、記憶領域の管理方法及びコード生成プログラム

    特許5283128

    笠原 博徳, 木村 啓二, 間瀬 正啓

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIPROCESSOR SYSTEM SYNCHRONIZATION METHOD

    ZL200980103004(CN)

    Hironori Kasahara, Keiji Kimura, Masayuki Ito, Tatsuya Kamei, Toshihiro Hattori

    特許権

  • PROCESSOR SYSTEM AND ACCELERATOR

    Hironori Kasahara, Keiji Kimura

    特許権

  • MEMORY MANAGEMENT METHOD, INFORMATION PROCESSING DEVICE, PROGRAM CREATION METHOD, AND PROGRAM

    8438359(US)

    Hironori Kasahara, Keiji Kimura, Hirofumi Nakano, Takumi Nito, Takanori Maruyama, Tsuyoshi Miura, Tomohiro Tagawa

    特許権

  • メモリ管理方法、情報処理装置、プログラムの作成方法及びプログラム

    特許5224498

    笠原 博徳, 木村 啓二, 中野 啓史, 仁藤 拓実, 丸山 貴紀, 三浦 剛, 田川 友博

    特許権

  • MEMORY MANAGEMENT METHOD, INFORMATION PROCESSING DEVICE, PROGRAM CREATON METHOD, AND PROGRAM

    10-1186174(KR)

    Hironori Kasahara, Keiji Kimura, Hirofumi Nakano, Takumi Nito, Takanori Maruyama, Tsuyoshi Miura, Tomohiro Tagawa

    特許権

  • MEHTOD FOR CONTROLLING HETEROGENEOUS MULTIPROCESSOR AND MULTIGRAIN PARALLELIZING COMPILER

    8250548(US)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Yasutaka Wada, Masaki Ito, Hiroaki Shikano

    特許権

  • MULTIGRAIN PARALLELIZATION COMPILING METHOD

    ZL2009100075365(CN)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • DATA TRANSFER UNIT IN MULTI-CORE PROCESSOR

    8200934(US)

    Hironori Kasahara, Keiji Kimura, Takashi Todaka, Tatsuya kamei, Toshihiro Hattori

    特許権

  • MULTIPROCESSOR SYSTEM

    ZL200910146644.0(CN)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • ヘテロジニアス・マルチプロセッサシステムの制御方法及びマルチグレイン並列化コンパイラ

    特許4936517

    笠原 博徳, 木村 啓二, 白子 準, 和田 康孝, 伊藤 雅樹, 鹿野 裕明

    特許権

  • MULTIPROCESSOR SYSTEM AND METHOD OF SYNCHRONIZATION FOR MULTIPROCESSOR SYSTEM

    8108660(US)

    Hironori Kasahara, Keiji Kimura, Masayuki Ito, Tatsuya Kamei, Toshihiro Hattori

    特許権

  • MEMORY MANAGEMENT METHOD AND INFORMATION PROCESSING DEVICE IMPLEMENTING THE METHOD

    2459802(GB)

    Hironori Kasahara, Keiji Kimura, Hirofumi Nakano, Takumi Nito, Takanori Maruyama, Tsuyoshi Miura, Tomohiro Tagawa

    特許権

  • MEMORY MANAGEMENT METHOD, INFORMATION PROCESSING DEVICE, PROGRAM CREATION METHOD, AND PROGRAM

    2478874(GB)

    Hironori Kasahara, Keiji Kimura, Hirofumi Nakano, Takumi Nito, Takanori Maruyama, Tsuyoshi Miura, Tomohiro Tagawa

    特許権

  • GLOBAL COMPILER FOR CONTROLLING HETEROGENEOUS MULTIPROCESSOR

    8051412(US)

    Hironori Kasahara, Keiji Kimura, Hiroaki Shikano

    特許権

  • マルチプロセッサ及びマルチプロセッサシステム

    特許4784842

    笠原 博徳, 木村 啓二

    特許権

  • ヘテロジニアスマルチプロセッサ向けグローバルコンパイラ

    特許4784827

    笠原 博徳, 木村 啓二, 鹿野 裕明

    特許権

  • マルチプロセッサ

    特許4784792

    笠原 博徳, 木村 啓二

    特許権

  • METHOD OF GENERATING CODE EXECUTABLE BY PROCESSOR

    Hironori Kasahara, Keiji Kimura, Mase Masayoshi

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIGRAIN PARALLELIZING COMPILER

    7895453(US)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • プロセッサ及びデータ転送ユニット

    特許4476267

    笠原博徳, 木村啓二, 戸高貴司, 亀井達也, 服部俊洋

    特許権

  • マルチプロセッサ

    笠原 博徳, 木村 啓二

    特許権

  • マルチプロセッサシステムおよびマルチプロセッサシステムの同期方法

    笠原 博徳, 木村 啓二, 伊藤 雅之, 亀井 達也, 服部 俊洋

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIPROCESSOR SYSTEM SYNCHRONIZATION METHOD

    Hironori Kasahara, Keiji Kimura, Masayuki Ito, Tatsuya Kamei, Toshihiro Hattori

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIGRAIN PARALLELIZING COMPILER

    ZL200680000666.0(CN)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • マルチプロセッサ

    特許4304347

    笠原 博徳, 木村 啓二

    特許権

  • GLOBAL COMPILER FOR HETEROGENEOUS MULTIPROCESSOR

    10-0878917(KR)

    Hironori Kasahara, Keiji Kimura, Hiroaki Shikano

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIGRAIN PARALLELIZING COMPILER

    10-0861631(KR)

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • MEMORY MANAGEMENT METHOD, INFORMATION PROCESSING DEVICE, PROGRAM CREATION METHOD, AND PROGRAM

    Hironori Kasahara, Keiji Kimura, Hirofumi Nakano, Takumi Nito, Takanori Maruyama, Tsuyoshi Miura, Tomohiro Tagawa

    特許権

  • コンパイル方法、コンパイラ、およびコンパイル装置

    特許4177681

    笠原 博徳, 石坂 一久, 中野 啓史, 小幡 元樹

    特許権

  • マルチプロセッサシステム及びマルチグレイン並列化コンパイラ

    特許4082706

    笠原 博徳, 木村 啓二, 白子 準, 伊藤 雅樹, 鹿野 裕明

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIGRAIN PARALLELIZING COMPILER

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • GLOBAL COMPILER FOR HETEROGENEOUS MULTIPROCESSOR

    Hironori Kasahara, Keiji Kimura, Hiroaki Shikano

    特許権

  • マルチプロセッサシステム及びマルチグレイン並列化コンパイラ

    笠原 博徳, 木村 啓二, 白子 準, 伊藤 雅樹, 鹿野 裕明

    特許権

  • MULTIPROCESSOR SYSTEM AND MULTIGRAIN PARALLELIZING COMPILER

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Masaki Ito, Hiroaki Shikano

    特許権

  • 電子回路シミュレータ

    笠原 博徳, 間中 邦之

    特許権

  • 発電プラントシミュレーション装置およびこの装置用のシミュレーションコード生成装置

    特許2731252

    成田誠之助, 笠原博徳, 神余浩夫, 佐々木 和則

    特許権

  • 並列データ処理方式

    成田誠之助, 笠原博徳

    特許権

  • 並列データ処理方式

    成田誠之助, 笠原博徳

    特許権

  • 命令制御方式

    成田誠之助, 笠原博徳, 橋本親, 引地正則, 富沢敬一

    特許権

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受賞

  • テレコム先端技術研究支援センター(SCAT)表彰 会長大賞

    2021年01月   テレコム先端技術研究支援センター(SCAT)  

    受賞者： 笠原博徳

  • 情報処理学会功績賞

    2020年06月   情報処理学会  

    受賞者： 笠原博徳

  • Spirit of the IEEE Computer Society Award

    2019年10月   IEEE Computer Society   世界におけるコンピュータ技術の研究・教育・標準化の発展に向けた顕著な貢献  

    受賞者： Hironori Kasahara

  • Fellow

    2017年01月   IEEE  

    受賞者： Hironori Kasahara

  • 情報処理学会 フェロー

    2015年06月  

    受賞者： 笠原博徳

  • 平成26年度科学技術分野の文部科学大臣表彰科学技術賞研究部門

    2014年04月  

    受賞者： 笠原 博徳, 木村 啓二

  • IEEE Computer Society Golden Core Member

    2010年02月   IEEE  

    受賞者： Hironori Kasahara

  • Intel 2008 Asia Academic Forum Best Research Award

    2008年10月   Intel  

    受賞者： Hironori Kasahara

  • 半導体産業新聞主催 第15回 LSI・オブ・ザ・イヤー 2008 準グランプリ

    2008年07月  

  • STARC(半導体理工学研究センター)共同研究賞

    2005年01月  

  • 情報処理学会 坂井記念特別賞

    1997年  

  • IFACワールドコングレス第1回若手著者賞

    1987年   IFAC (International Federation of Automatic Control)  

    受賞者： Hironori Kasahara

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共同研究・競争的資金等の研究課題

  • 組み込みマルチコアプロセッサ向け自動並列化技術の開発

    M社 

    研究期間:

    2021年04月
    -
    2022年03月
     

  • コンパイラ「OSCAR」を用いた自動並列化技術と省電力化技術の適用による第一原理計算シミュレーションの評価

    H社 

    研究期間:

    2021年02月
    -
    2021年03月
     

  • 組み込みマルチコアプロセッサ向け自動並列化技術の開発

    M社 

    研究期間:

    2020年
    -
    2021年
     

  • 深層学習における推論処理の高速化・低消費電力化に関する研究

    NT社 

    研究期間:

    2020年
    -
    2021年
     

  • 高効率・高速処理を可能とするAIチップ・次世代コンピューティングの技術開発／革新的AIエッジコンピューティング技術の開発／動的多分岐・結合トレース型ＡＩプロセッサのエコシステム開発 配分額3,897,000円

    NSI社 

    研究期間:

    2020年
    -
    2021年
     

  • 多粒子ビームの高速軌道解析アルゴリズム

    H社 

    研究期間:

    2020年
    -
    2021年
     

  • 磁場中線量分布解析の高精度化

    H社 

    研究期間:

    2020年
    -
    2021年
     

  • 深層学習における推論処理の高速化・軽量化に関する研究 配分額3,000,000円

    NT社 

    研究期間:

    2019年
    -
    2020年
     

  • 高効率・高速処理を可能とするAIチップ・次世代コンピューティングの技術開発／革新的AIエッジコンピューティング技術の開発／動的多分岐・結合トレース型ＡＩプロセッサのエコシステム開発 配分額3,897,000円

    NSI社 

    研究期間:

    2019年
    -
    2020年
     

  • 次世代の車載電子制御システムにおける高速並列処理に関する研究 配分額9,500,000円

    D社 

    研究期間:

    2019年
    -
    2020年
     

  • 遺伝的アルゴリズム（GA：Genetic Algorithm)の高速化に向けた検討 配分額2,000,000円

    H社 

    研究期間:

    2019年
    -
    2020年
     

  • 荷電粒子シミュレーション計算の高速化に関する共同研究 配分額2,200,000円

    H社 

    研究期間:

    2019年
    -
    2020年
     

  • 自動並列化コンパイラの研究 配分額2,200,000円

    N社 

    研究期間:

    2019年
    -
    2020年
     

  • マルチコアプロセッサ用並列化コンパイラの機能拡張に係る研究 配分額5,250,000円

    OT社 

    研究期間:

    2019年
    -
    2020年
     

  • 高効率・高速処理を可能とするAIチップ・次世代コンピューティングの技術開発／革新的AIエッジコンピューティング技術の開発／動的多分岐・結合トレース型ＡＩプロセッサのエコシステム開発 配分額3,823,000円

    NSI社 

    研究期間:

    2018年
    -
    2019年
     

  • 次世代の車載電子制御システムにおける高速並列処理に関する研究 配分額9,500,000円

    D社 

    研究期間:

    2018年
    -
    2019年
     

  • 車載制御・信号処理向け並列コンパイラ及びベクトル演算システムの研究(2) 配分額2,160,000円

    R社 

    研究期間:

    2018年
    -
    2019年
     

  • 自動並列化コンパイラの研究 配分額2,160,000円

    N社 

    研究期間:

    2018年
    -
    2019年
     

  • マルチコアプロセッサ用並列化コンパイラの機能拡張に係る研究 配分額11,500,000円

    OT社 

    研究期間:

    2018年
    -
    2019年
     

  • 自動並列化コンパイラの研究 配分額1,080,000円

    N社 

    研究期間:

    2017年
    -
    2018年
     

  • 動画像認識処理の自動並列化に関する研究 配分額1,080,000円

    S社 

    研究期間:

    2017年
    -
    2018年
     

  • オスカーコンパイラによるマルチコア機器の高速化の研究 配分額3,000,000円

    F社 

    研究期間:

    2017年
    -
    2018年
     

  • 組込みシステム向き並列最適化手法の研究 配分額5,000,000円

    M社 

    研究期間:

    2017年
    -
    2018年
     

  • 次世代の車載電子制御システムにおける高速並列処理に関する研究 配分額5,000,000円

    D社 

    研究期間:

    2017年
    -
    2018年
     

  • 自動並列化コンパイラの研究 配分額1,080,000円

    N社 

    研究期間:

    2017年
    -
    2018年
     

  • 車載制御・信号処理向け並列コンパイラ及びベクトル演算システムの研究(1) 配分額2,160,000円

    R社 

    研究期間:

    2017年
    -
    2018年
     

  • マルチコアプロセッサ用並列化コンパイラの機能拡張に係る研究 配分額11,500,000円

    OT社 

    研究期間:

    2017年
    -
    2018年
     

  • 車載制御ソフトウェア並列化における並列化技術の適用に関する課題導出と解決方法の策定 配分額1,080,000円

    H社 

    研究期間:

    2017年
    -
    2018年
     

  • 自動並列化コンパイラの研究 配分額1,080,000円

    N社 

    研究期間:

    2016年
    -
    2017年
     

  • グリーンコンピューティング技術による機械学習プログラムの最適化 配分額2,000,000円

    H社 

    研究期間:

    2016年
    -
    2017年
     

  • 鉄道車両のトンネル突入解析向けソフトウェアの高速化 配分額1,080,000円

    H社 

    研究期間:

    2016年
    -
    2017年
     

  • 並列計算による粒子線治療システム向けソフトウエアの高速化 配分額500,000円

    H社 

    研究期間:

    2016年
    -
    2017年
     

  • オスカーコンパイラによるマルチコア機器の高速化の研究 配分額1,000,000円

    F社 

    研究期間:

    2016年
    -
    2017年
     

  • OSCAR並列化コンパイラを適用して、リファクタリングを施した交通シュミレータの並列化による処理の高速化の研究 配分額1,000,000円

    ND社 

    研究期間:

    2016年
    -
    2017年
     

  • 組み込みシステム向き並列最適化手法の研究 配分額5,000,000円

    M社 

    研究期間:

    2016年
    -
    2017年
     

  • 次世代の車載電子制御システムにおける高速並列処理に関する研究 配分額12,000,000円

    D社 

    研究期間:

    2016年
    -
    2017年
     

  • 車載マルチ・メニーコア向け並列化コンパイラの研究（２）配分額1,080,000円

    R社 

    研究期間:

    2016年
    -
    2017年
     

  • マルチコアプロセッサ用並列化コンパイラの機能拡張に係る研究 配分額11,500,000円

    OT社 

    研究期間:

    2016年
    -
    2017年
     

  • グリーンコンピューティング技術によるシステム高度化の研究（４）配分額5,000,000円

    H社 

    研究期間:

    2016年
    -
    2017年
     

  • 画像処理アルゴリズム等のヘテロジニアス・メニーコア向け自動並列化に関する研究 配分額9,720,000円

    O社 

    研究期間:

    2016年
    -
    2017年
     

  • 自動並列化コンパイラの研究 配分額1,080,000円

    N社 

    研究期間:

    2015年
    -
    2016年
     

  • 組込みシステム向き最適化手法の研究 配分額5,000,000円

    M社 

    研究期間:

    2015年
    -
    2016年
     

  • マルチコア並列化コンパイラにおける自動メモリ管理方式の実用化 配分額3,000,000円

    JST知財活用促進ハイウェイ「大学特許価値向上支援」 

    研究期間:

    2015年
    -
    2016年
     

  • 画像処理及びアルゴリズム等のホモジニアス・メニーコア向け自動並列化に関する研究 配分額9,720,000円

    O社 

    研究期間:

    2015年
    -
    2016年
     

  • 次世代の車載電子制御システムにおける高速並列処理に関する研究 配分額9,720,000円

    D社 

    研究期間:

    2015年
    -
    2016年
     

  • 自動並列化コンパイラの研究 配分額1,080,000円

    N社 

    研究期間:

    2015年
    -
    2016年
     

  • グリーンコンピューティング技術によるシステム高速化の研究（3）配分額5,000,000円

    H社 

    研究期間:

    2015年
    -
    2016年
     

  • マルチコア・アーキテクチャおよびコンパイラの研究 配分額1,080,000円

    R社 

    研究期間:

    2015年
    -
    2016年
     

  • マクロタスク融合機能の開発 配分額9,000,000円

    OT社 

    研究期間:

    2015年
    -
    2016年
     

  • ﾏﾙﾁｺｱﾌﾟﾛｾｯｻ用並列化ｺﾝﾊﾟｲﾗの実用化の研究 配分額9,000,000円

    OT社 

    研究期間:

    2015年
    -
    2016年
     

  • 自動並列化コンパイラの研究 配分額1,080,000円

    N社 

    研究期間:

    2014年
    -
    2015年
     

  • android OS搭載ｽﾏｰﾄﾌｫﾝ上へのﾏﾙﾁｺｱ最適化技術を用いた電力削減機能移植における課題抽出 配分額1,000,000円

    KC社 

    研究期間:

    2014年
    -
    2015年
     

  • 画像処理およびシミュレーションアルゴリズムの自動並列化に関する研究 配分額9,720,000円

    O社 

    研究期間:

    2014年
    -
    2015年
     

  • 次世代の車載電子制御システムにおける高速並列処理に関する研究 配分額6,480,000円

    D社 

    研究期間:

    2014年
    -
    2015年
     

  • （BB＋AP）プラットフォーム開発に関する研究 配分額7,500,000円

    F社 

    研究期間:

    2014年
    -
    2015年
     

  • グリーンコンピューティング技術によるシステム高速化の研究 配分額10,400,000円

    H社 

    研究期間:

    2014年
    -
    2015年
     

  • マルチコア・アーキテクチャおよびコンパイラの研究 配分額 1,080,000円

    R社 

    研究期間:

    2014年
    -
    2015年
     

  • マルチコアプロセッサ用並列化コンパイラの実用化の研究 配分額9,000,000円

    OT社 

    研究期間:

    2014年
    -
    2015年
     

  • 画像処理およびシミュレーションアルゴリズムの自動並列化に関する研究 配分額9,450,000円

    O社 

    研究期間:

    2013年
    -
    2014年
     

  • 次世代の車載電子制御システムにおける高速並列処理に関する研究 配分額9,450,000円

    D社 

    研究期間:

    2013年
    -
    2014年
     

  • マルチコアプロセッサ用並列化アクセラレータの研究開発 配分額9,000,000円

    OT社 

    研究期間:

    2013年
    -
    2014年
     

  • 画像処理およびシミュレーションアルゴリズムの自動並列化に関する研究 配分額9,450,000円

    O社 

    研究期間:

    2013年
    -
    2014年
     

  • 次世代の車載電子制御システムにおける高速並列処理に関する研究 配分額9,450,000円

    D社 

    研究期間:

    2013年
    -
    2014年
     

  • 自動並列化コンパイラの研究 配分額4,725,000円

    N社 

    研究期間:

    2013年
    -
    2014年
     

  • （BB＋AP）プラットフォーム開発に関する研究 配分額20,000,000円

    F社 

    研究期間:

    2013年
    -
    2014年
     

  • グリーンコンピューティング技術によるシステム高速化の研究 配分額9,600,000円

    H社 

    研究期間:

    2013年
    -
    2014年
     

  • マルチコア・アーキテクチャおよびコンパイラの研究 配分額4,725,000円

    R社 

    研究期間:

    2013年
    -
    2014年
     

  • 画像処理およびシミュレーションアルゴリズムの自動並列化に関する研究 配分額9,450,000円

    O社 

    研究期間:

    2012年
    -
    2013年
     

  • 次世代の車載電子制御システムにおける高速並列処理に関する研究 配分額9,450,000円

    D社 

    研究期間:

    2012年
    -
    2013年
     

  • マルチコア並列化の研究 配分額3,000,000円

    RK社 

    研究期間:

    2012年
    -
    2013年
     

  • HEVCエンコーダを対象としたメニーコアプロセッサによる高速処理基盤の研究関する研究 配分額1,000,000円

    K社 

    研究期間:

    2012年
    -
    2013年
     

  • 自動並列化コンパイラの研究 配分額 4,725,000円

    N社 

    研究期間:

    2012年
    -
    2013年
     

  • 並列化コンパイラの車載適用研究 配分額9,988,000円

    T社 

    研究期間:

    2012年
    -
    2013年
     

  • （BB＋AP）プラットフォーム開発に関する研究 配分額 11,000,000円

    F社 

    研究期間:

    2012年
    -
    2013年
     

  • スーパーリアルタイムシミュレーション技術 配分額10,000,000円

    H社 

    研究期間:

    2012年
    -
    2013年
     

  • マルチコア・アーキテクチャおよびコンパイラの研究 配分額5,500,000円

    R社 

    研究期間:

    2012年
    -
    2013年
     

  • OSCAR APIを適用したメニーコア・サーバーの高速化及び省電力化の研究 配分額9,450,000円

    F社 

    研究期間:

    2011年
    -
    2012年
     

  • 次世代の車載電子制御システムにおける高速並列処理に関する研究 配分額9,450,000円

    D社 

    研究期間:

    2011年
    -
    2012年
     

  • 画像処理アルゴリズムの自動並列化に関する研究 配分額9,450,000円

    O社 

    研究期間:

    2011年
    -
    2012年
     

  • スーパーリアルタイムシミュレーション技術 配分額10,000,000円

    H社 

    研究期間:

    2011年
    -
    2012年
     

  • 自動並列化コンパイラの研究 配分額4,725,000円

    N社 

    研究期間:

    2011年
    -
    2012年
     

  • マルチコア・アーキテクチャ及びコンパイラの研究 配分額5,500,000円

    R社 

    研究期間:

    2011年
    -
    2012年
     

  • 並列化コンパイラの車載適用研究 配分額12,075,000円

    T社 

    研究期間:

    2011年
    -
    2012年
     

  • 平成21年度（2009年度）グリーンコンピュータセンター建設補助金 配分額：1,490,000,000円

    経済産業省 

    研究期間:

    2009年08月
    -
    2011年03月
     

  • 低消費電力メニーコア・プロセッサ基幹技術の先導研究

    研究期間:

    2009年
    -
    2010年
     

  • 低消費電力メニーコア・アーキテクチャ及びコンパイラ、APIの先導研究 配分額 24,753,750円

    経済産業省・NEDO 

    研究期間:

    2009年
    　
    　
     

  • 情報家電用ヘテロジニアス・マルチコア技術の研究開発 配分額 272,309,100円

    経済産業省・NEDO 

    研究期間:

    2007年
    -
    2009年
     

  • 先進ヘテロジニアス・マルチプロセッサ（AHMP) 180,000,000円

    経済産業省・NEDO 

    研究期間:

    2004年07月
    -
    2007年06月
     

  • 次世代コンパイラの構築

    研究期間:

    2007年
    　
    　
     

  • マルチコア・アーキテクチャおよびコンパイラの研究

    研究期間:

    2006年
    -
    2007年
     

  • 自動並列化に関する研究

    研究期間:

    2005年
    -
    2007年
     

  • リアルタイム情報家電用マルチコア技術の研究開発 配分額 470,747,550円

    経済産業省・NEDO 

    研究期間:

    2005年
    -
    2007年
     

  • 並列システムの性能・電力評価技術の研究

    研究期間:

    2005年
    -
    2006年
     

  • 自動並列化コンパイラ協調型チップマルチプロセッサ

    研究期間:

    2004年
    -
    2006年
     

  • 先進ヘテロジニアス・マルチプロセッサ技術研究開発事業

    研究期間:

    2004年
    -
    2006年
     

  • インタラクティブエンタテインメント

    研究期間:

    2002年
    -
    2006年
     

  • フレシキシブルＳｏC向け並列処理技術の研究 配分額 3,000,000円

    株式会社日立製作所 

    研究期間:

    2002年04月
    -
    2005年03月
     

  • 自動並列化コンパイラ協調型シングル・チップ・マルチプロセッサの研究 配分額 24,300,000円

    株式会社半導体理工学研究センター 

    研究期間:

    2001年04月
    -
    2004年03月
     

  • 並列化コンパイラ協調型シングルチップマルチプロセッサ

    研究期間:

    2000年
    -
    2004年
     

  • ミレニアムプロジェクト：アドバンスト並列化コンパイラ技術（プロジェクトリーダ） 総額 1,094,552,550円（内早稲田大学共同研究分 110,906,250円）

    経済産業省・NEDO 

    研究期間:

    2000年09月
    -
    2003年03月
     

  • アドバンスト並列化コンパイラ

    研究期間:

    2000年
    -
    2003年
     

  • 人と環境に優しい次世代情報処理技術

    文部科学省 

    研究期間:

    1999年
    -
    2003年
     

  • 計算機クラスタの研究動向調査とその応用研究 配分額 4,000,000円

    株式会社山武 

    研究期間:

    1998年04月
    -
    2002年03月
     

  • シングル・チップ・マルチプロセッサの研究 配分額11,900,000円

    株式会社半導体理工学研究センター 

    研究期間:

    1999年07月
    -
    2001年03月
     

  • マルチモーダルコラボレーションロボット

    文部科学省 

    研究期間:

    1997年
    -
    2001年
     

  • マルチプロセッサ用自動並列化技術 配布額 120,000,000円

    技術研究組合 新情報処理開発機構 

    研究期間:

    1998年01月
    -
    2000年03月
     

  • マルチプロセッサシステムに関する研究 配分額 1,113,000円

    財団法人 京都高度技術研究所 

    研究期間:

    1997年10月
    -
    2000年03月
     

  • 並列処理技術の研究 配分額 6,825,000円

    富士通株式会社 

    研究期間:

    1997年04月
    -
    2000年03月
     

  • 並列化コンパイラシステムに関する研究 配分額 5,715,000円

    株式会社 富士通研究所 

    研究期間:

    1993年04月
    -
    2000年03月
     

  • マルチプロセッサコンピューティング

    研究期間:

    1998年
    -
    1999年
     

  • Data-Localization for Fortran Macrodataflow Computation Using Static Macrotask Fusion.

    公益財団法人 矢崎科学技術振興記念財団 

    研究期間:

    1995年
    　
    　
     

  • マルチプロセッサ・スーパーコンピューターに関する共同研究

    公益財団法人 矢崎科学技術振興記念財団 

    研究期間:

    1988年
    　
    　
     

  • 音声特徴抽出法の高度化に関する研究

    　概要を見る

    音声の特徴抽出を行う場合, 音声信号中に音声情報がいかなる形で埋め込まれているかを追求しながら, これらの効率的な抽出方法を開発していくことが必要である. 本研究では次の4つの側面からの問題に取り組んだ.1.生成モデルに基づく方法……音声生成モデルの精密化を行い, これから得られるパラメータの内, 有効性の高いものを有機的に組み合げ特徴抽出を行う. 本年度は母音モデルと子音モデルの融合を考え, 調音器官に対応する母音調音モデルの声道モデルへの変更を試みた. その結果, 声道モデルによってもほぼ正確に母音の推定を行うことができた.2.音声パワースペクトル包絡(PSE)に基づく方法……PSEを『短時間パワースペクトル特性において周波数軸上で零周波数を原点として基本数時間隔で標本化した値を原データ系列とし, そこから雑音成分を除いて推定される最適値である. 』と定義する. これを対数スペクトルパワー次元で余弦級数展開モデルで表してパラメータ推定を行った. その結果, 従来困難であった/mo/と/noの対の零を明確に捉えることができた.3.ベクトル量子化(VQ)に基づく方法……音響量を多角的に把握した上でベクトル量子化を適用し音響特徴と音韻特徴とのより有効な対応関係の確立をめざす. 本年度は量子化分布と呼ぶベクトル量子化頻度からなる特徴量を提案し, 音声信号中の話者性を捉えることを試みた. 具体的には, この特徴量により話者性を考慮した単語予備選択実験を行い, その有効性を確かめた.4.聴覚実験に基づく方法……母音知覚における周波数構造の影響に関して検討を行った. その際, 口膣形状に応じてホルマントの分類を行い前口膣, 後口膣の共振周波数に対応するものをそれぞれFホルマント, Bホルマントとした. これらのホルマント間の関係の母音知覚に対する影響を調べたが, 今後は子音を含めて音韻境界が他の環境要因にどの程度影響されるかを調べていく

  • 信号処理を中心とする特定用途向けVLS[アーキテクチャ設計支援システムの研究

    　概要を見る

    われわれは、すでに本研究にさきだって5年間にわたり、高位記述に基づくVLSI設計支援システム(SYARDS)の研究を行ってきた。そして、このシステムを既存のVLSI論理合成システムと接続し評価を行い、このようなシステムの可能性を示した。本研究では、その基礎の上に立ってシステムをさらに高度化・一般化して、プロセッサ設計のみならず、その利用のための環境を含めたシステムを実現し、将来の上位設計支援技術の基礎を作ることを目的として進められた。具体的には、並列処理を含む仕様記述言語の整備、その解析系と命令のスケジューリング、シミュレータと処理回路合成などの問題を取り上げた。本研究のもう1つのテーマとしては、多層並列回路の設計が取り上げられた。この研究は、松本隆が遂行し画像処理に必要となる規則性抽出フィルタの設計など重要な成果が得られた。設計支援システム(SYARDS)は、高級言語(PascalまたはC)で記述されたアルゴリズムを実行する専用プロセッサを自動的に設計することを目的とするシステムである。この3年間の研究期間の中では、アルゴリズムに含まれる局所並列性を抽出した最適設計法、デジタル信号処理の実規模レベルのアルゴリズムを対象とする場合に必要となるビット幅決定の支援、C言語による並列処理記述の導入、パイプライン設計の最適化などの研究を進め、SYARDSを一層強力なシステムとすることができた。この間、プロセッサ設計においても、その高速化にともなって、ハードウェアとソフトウェアの両面から適切な設計を考えるCodesignの概念も生まれてきたが、本研究は元来、ハードウェアだけでなく、そのプログラムを生成するコンパイラについても同時に作成することを特長としており、Codesignの考え方とも親和性が高い。今後、SYARDSはこのような方向にも発展の可能性が高く、本研究の成果は今後のVLSI設計支援技術に大きな意義があると考えている

  • スーパーコピュータ用自動並列化コンパイラに関する研究

    　概要を見る

    主記憶共有マルチプロセッサシステム上でのFortranプログラムの並列処理では、従来よりマルチタスキングやマイクロカスキングなどの手法が用いられてきた.しかし,マルチタスキングでは,ユーザによる並列性指定が困難である,osコールなどによるスケジューリングオーバーヘッドが大きい等といった問題がある.マイクロタスキングは,最も広く用いられてきたループ並列化手法であるが,イタレーション間にまがる複雑なデータ依存やループ外への条件分岐によって並列化できないループが以前存在する.これらに対して当研究者当は、マクロデータフロー処理手法を提案した.マクロデータフロー処理手法では,コンパイラがプログラムを粗粒度タスクへ分割し,粗粒度タスクの最早実行可能条件を解析することにより粗粒度のアスク間の並列性を自動抽出する.コンパイラが各ソースプログラム専用に生成したスケジューリングルーチンを用いることで,スケジューリングオーバーヘッドを抑えることができる.また,マクロデータフロー処理を行なう場合,各データをデータ転送を最小化するよう考慮し,各プロセッサ上のローカルメモリに配置(データローカライズ)することによって,より効率の良い並列処理が可能となる.プロトタイプマルチプロセッサイステムOSCAR上での性能評価では,マクロデータフロー処理による粗粒度タスクの有効な並列処理を確認できた.また富士通VPP-500、Alliant FX/4、KSR1、NEC Cnju-3等,商用マルチプロセッサシステム上での性能評価でも,従来手法であるマルチタスキングおよびマイクロスタキングに比べ,マクロデータフロー処理の方が高い並列性の抽出が可能であることが分かった.さらに,それらの評価から従来手法に比べて低オーバーヘッドな処理を行なうことが可能で,プログラムの実行速度が向上することも確認された

  • マルチプロセッサ・システム上でのマルチグレイン並列処理に関する研究

    　概要を見る

    本マルチグレイン並列処理研究最終年度にあたる平成6年度では、当初の研究計画通り、平成5年度で開発した粗粒度並列処理手法と近細粒度並列処理手法及び従来の自動並列化コンパイラが使用していたループ並列化を階層的に組み合わせ、プログラム全域にわたる並列化を可能とするマルチグレイン並列化コンパイラを開発し、その性能を実マルチプロセッサシステム上で検証することに成功した。このマルチグレイン並列処理では、以下のような手順で並列化を行った。1)粗粒度並列処理手法により並列化されるマクロタスクをプロセッサクラスタに割当て並列処理する。2)プロセッサクラスタに割り当てられたマクロタスクがループ並列化が適用可能なループである場合には、プロセッサクラスタ内の複数プロセッサによりDoal1,Doacross等の技術を用いて並列処理する。3)プロセッサクラスタに割り当てられたマクロタスクが逐次形ループあるいは基本ブロックである場合には近細粒度並列処理手法を適用してプロセッサクラスタ内プロセッサにより並列処理を行う。また、上記マルチグレイン並列化コンパイラの開発においては平成5年度で開発した要素技術をさらに進歩させ、データ転送・同期等の並列処理オーバーヘッドを最小化する無同期近細粒度並列処理に関する研究も平行して行った。以上の研究成果は、別紙様式2に示すように、7件の学会論文誌論文、6件の国際会議論文、1件の海外図書における1章、3件の査読付きシンポジウム論文、10件の研究会論文、15件の全国大会論文、3件の学会誌あるいは論文誌解説論文として既発表あるいは発表予定である

  • マルチプロセッサ用自動並列化コンパイラとアーキテクチャ・サポートに関する研究

    　概要を見る

    本研究では、マルチグレイン並列処理のためのデータローカライゼーション手法、及びデータローカライゼーションによっても除去できなかったプロセッサ間データ転送をプロセッサ上でのタスク処理とオーバラップさせデータ転送オーバーヘッドを隠蔽する技術を開発するとともに、コンパイラにおけるマシンコードスケジューリングの高度化とそれを支援するマルチプロセッサシステムアーキテクチャによりプロセッサ間データ転送順序の最適化も可能とする無同期近細粒度処理技術を開発した。さらにそれらの有効性をアーキテクチャシミュレータ上あるいは実際のスーパーコンピュータ富士通VPP500上で示した。具体的には、データローカライゼーション手法に関する研究では、配列データの自動分割手法(ループ整合分割)とローカルメモリへの割当て法(パ-シャルスタティックスケジューリング)を開発し、OSCARタイプ・アーキテクチャシミュレータ上で有効性を検証した。また、データ転送と処理のオーバーラッピングスケジューリング技術の開発では、Fortranプログラムを解析し富士通VPP500用の並列化拡張言語VPP Fortranを出力するコンパイラ(プリプロセッサ)を開発し、4プロセッサのVPP500上で平均で15%程度実行時間を短縮できることを確めた。また、無同期近細粒度並列処理技術に関する研究では、高度なマシンコードスケジューリング技術をサポートするアーキテクチャを明確化するとともに、アーキテクチャシミュレータ上で無同期近細粒度並列処理におけるデータ転送順序最適化技術の性能評価を行い手法の有用性を確認した。以上の研究により、今後のベクトルパラレルスーパーコンピュータ、将来のシングルチッププロセッサのアーキテクチャ、及び自動並列化コンパイラに関する指針が得られた。なお以上の研究成果は、14件の学会論文誌論文あるいは国際会議論文として発表するとともに、1件の学会誌論文として掲載決定、1件の査読付きシンポジウム論文、5件の研究会論文、12件の全国大会論文とした発表されている

  • マルチモーダルな対話機能を有し人間と共同作業をする次世代ロボットの基礎研究

    　概要を見る

    本年度は、本計画の最終年度である。前年度末に試作した2体のヒューマノイド型ロボットをプラットホームとして、以下のような研究を行い、全員で統合システムとしての取りまとめを行なった。1)環境モデルと実画像の対応付けによる自己位置認識システムの精度向上を図るとともに、環境変化に応じたモデル変更の方式を検討し試作ロボットでの確認を行なった。2)音声と画像を手がかりとしたシーン中での対話相手の検出、およびカラー画像とロボット視覚系を用いた人間の顔表情とジェスチャー認識の実験を行なった。3)連続音声認識の精度向上を図ると共に、並列処理系による高速化を試み、ジェスチャー、表情を合わせた、人間型ロボットによるマルチモーダル対話の実験に成功した。4)試作ロボットをネットワークに接続し、遠隔地からの相互制御の実験を行い、情報ネットワークにおけるインターフェース端末としてロボットを使用する可能性を検討した。5)完成した2足歩行系の自由度を増やし、方向変化等をより自在にできるようにすると共に、頭部、腕部などとの協調制御方式を検討し、実験的に検証した。6)コンプライアンス制御による柔軟な腕機構の制御方式を改良すると共に、人間との共同作業とジェスチャー生成を行う安全な腕として、外装を含めた総合的な設計基準を検討した

  • 超並列計算機用自動並列化コンパイラ実装に関する共同研究

    　概要を見る

    本研究課題では、まず、本研究グループで既に実装を終えているC++版のParafrase-2を整理し、Parafrase-2の中間表現部分と並列化/最適化部分の分離を行なった。同時に、本研究グループで既に提案しているデータ分割グラフを拡張した統一的中間表現を定義し、古い中間表現の削除されたC++版のParafrase-2に実装した。データ分割グラフの拡張部分とは、データ通信の最適化を中間表現内部に組み込むことである。この通信最適化は、バス結合された共有メモリ型並列計算機からワークステーション・クラスタに至るまで、一元管理を目的としたcc-COMA(compiler-controlled COMA)によってサポートされる予定である.次に、統一的中間表現とコンパイラの並列化/最適化部分のインタフェイスの定義を、Promisプロジェクトと連動して行ない、双方の統一的中間表現に、結果として互換性を持たせるようにインタフェイスの設計を行なった。さらに、いくつかの並列化/最適化部分を、統一的中間表現インタフェイスに合わせた修正を行ない、Narafraseのプロトタイプとした。平成12年2月現在、既に本研究グループで提案した統一的中間表現からデータとプログラムを同時に分割するアルゴリズムの実装に着手したところである.このアルゴリズム実装と、Parafrase-2で実装されていた全ての並列化/最適化部分のインタフェイス対応を行なうことで、Narafraseの中心部分の実装を終える予定である

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講演・口頭発表等

  • Open Innovation at Waseda University

    Hironori Kasahara  [招待有り]

    BELGIAN ECONOMIC MISSION TO JAPAN, Waseda University IBUKA International Conference Center  

    発表年月： 2022年12月

  • Memory Optimization in OSCAR Parallelizing Compiler

    Hironori Kasahara  [招待有り]

    Oxford-Waseda Symposium on New Memory Programming Language Support for Emerging Memory Technologies, Organizers: Peter Braam, Jeremy Gibbons, Oleg Kiselyov, and Hironori Kasahara with the Support by MEXT TGU Program "Waseda University ICT Robot Project" and Advanced Multicore Processor Research Institute, Green Computing Center at Waseda University  

    発表年月： 2022年12月

  • 環境に優しいグリーンコンピューティングの研究

    笠原博徳  [招待有り]

    早稲田大学グリーン・コンピューティング機構アーリーキャリア研究者発表会  

    発表年月： 2022年09月

  • 早稲田大学オープンイノベーションバレー構想: Connected Collaborative Universityに向けた取組み

    笠原博徳  [招待有り]

    Cisco Connect  

    発表年月： 2022年06月

  • RU11 special programme: Challenges and prospects for The World University Rankings -Japanese universities perspectives-

    Hironori Kasahara  [招待有り]

    Panel Discussion, THE ASIA UNIVERSITIES SUMMIT, Fujita Health University, Aichi, Japan  

    発表年月： 2022年05月

  • Green Multicore Computing for Scientific, Image and Deep Learning Computation

    Hironori Kasahara  [招待有り]

    Keynote Speech at IEEE International Conference on Image Processing and Robotics (ICIPRoB2022), Sri Lanka, Online  

    発表年月： 2022年03月

  • W-SPRING

    笠原博徳  [招待有り]

    早稲田大学 WOI'22 W-SPRINGプログラムシンポジウム, Waseda Univ., Tokyo, Japan, Online  

    発表年月： 2022年03月

  • 早稲田大学オープンイノベーションフォーラム2022（WOI'22)

    笠原博徳  [招待有り]

    早稲田大学 WOI'22 オープニング・リマーク, Waseda Univ., Tokyo, Japan, Online  

    発表年月： 2022年03月

  • 早稲田オープン・イノベーション・エコシステム挑戦的研究プログラム(W-SPRING)

    笠原博徳  [招待有り]

    W-SPRINGプログラム 2021年度キックオフシンポジウム, Waseda Univ., Tokyo, Japan, Online  

    発表年月： 2022年01月

  • 早稲田大学におけるコアファシリティ化への取組み, パネルディスカッション:各機関における研究設備・機器のコアファシリティ化に向けた段階的なプロセス（苦労）と現状の課題、今後の展開方策

    笠原博徳  [招待有り]

    文部科学省 研究基盤EXPO2022 令和3年度先端研究基盤共用促進事業シンポジウム, Tokyo, Japan, Online  

    発表年月： 2022年01月

  • 早稲田オープン・イノベーション・フォーラムWOI'22のご紹介

    笠原博徳  [招待有り]

    稲門経済人の集い, Waseda Univ., Tokyo, Japan, Online  

    発表年月： 2022年01月

  • 早稲田オープンイノベーションエコシステム・カーボンニュートラル・WOI

    笠原博徳  [招待有り]

    東芝-早稲田大学技術交流会, Tokyo, Japan, Online  

    発表年月： 2022年01月

  • Designing New Generation based University Key Management

    Hironori Kasahara  [招待有り]

    Roundtable on University Management Innovation x Resilient, in UGSS2021 (The 15th Universities‘ Global Strategy Symposium), Tokyo, Japan, Online  

    発表年月： 2021年12月

  • IEEE COMPSAC2021 IEEE-HKN Panel Working in the IT world: a 20+ years overview in Japan

    Hironori Kasahara  [招待有り]

    COMPSAC 2021 IEEE-HKN Panel - Working in the IT world: a 20+ years overview, IEEE COMPSAC 2021: IEEE Computer Society Signature Conference on Intelligent and Resilient Computing for a Collaborative World, Madrid, Spain, Online   (Madrid) 

    発表年月： 2021年07月

  • IEEE COMPSAC2021 Panel: Career Pointers from Computer Society Leadership: What is the Most Important Advice that Your Carrier Pointers have Taugh You?

    Hironori Kasahara  [招待有り]

    Plenary Past President's Panel on Career Pointers from Computer Society Leadership, IEEE COMPSAC 2021: IEEE Computer Society Signature Conference on Intelligent and Resilient Computing for a Collaborative World, Madrid, Spain, Online   (Madrid) 

    発表年月： 2021年07月

  • IEEE COMPSAC2021 CS Presidents Panel

    Hironori Kasahara  [招待有り]

    President's Panel, IEEE COMPSAC 2021: IEEE Computer Society Signature Conference on Intelligent and Resilient Computing for a Collaborative World, Madrid, Spain, Online   (Madrid) 

    発表年月： 2021年07月

  • 一般財団法人テレコム先端技術研究支援センター（SCAT）会長大賞受賞記念講演：グリーンコンピューティングに貢献する並列化コンパイラとコンパイラ協調型マルチコアアーキテクチャに関する先駆的研究への貢献

    笠原博徳  [招待有り]

    第110回テレコム技術情報セミナー, 一般財団法人テレコム先端技術研究支援センター, Tokyo, Japan   (Tokyo) 

    発表年月： 2021年07月

  • 最先端コンピューティング技術と早稲田オープン・イノベーション・バレー構想

    笠原博徳  [招待有り]

    早稲田大学自主挑戦科目「理工文化論」, Tokyo, Japan, Online   (Tokyo) 

    発表年月： 2021年05月

  • 早稲田オープン・イノベーション・エコシステム

    笠原博徳  [招待有り]

    Waseda Open Innovation Forum 2021：早稲田大学発ベンチャーを起点とした知の共創の場としてのオープン・イノベーション・エコシステム   (Tokyo) 

    発表年月： 2021年03月

  • 早稲田大学グリーン・コンピューティング・研究開発拠点とアドバンストマルチコアプロセッサ研究所における研究開発

    笠原博徳  [招待有り]

    Waseda Open Innovation Forum 2021：早稲田大学グリーン・コンピューティング・システム研究機構10周年記念講演会   (Tokyo) 

    発表年月： 2021年03月

  • Waseda Open Innovation Forum 2021

    Hironori Kasahara  [招待有り]

    Waseda Open Innovation Forum 2021   (Tokyo) 

    発表年月： 2021年03月

  • Oxford-Waseda Computer Science Symposium

    Hironori Kasahara  [招待有り]

    Waseda Open Innovation Forum 2021 : Oxford-Waseda Computer Science Symposium   (Tokyo) 

    発表年月： 2021年03月

  • Green Multicore Computing

    Hironori Kasahara  [招待有り]

    Waseda Open Innovation Forum 2021: Oxford-Waseda Computer Science Symposium   (Tokyo) 

    発表年月： 2021年03月

  • OSCAR自動並列化コンパイラ --プログラムの自動高速化及び自動省電力化--

    川角 冬馬, 大森 侑, 山本 一貴, 藤田 一輝, 木村 啓二, 笠原 博徳

    Waseda Open Innovation Forum 2021  

    発表年月： 2021年03月

  • Transitioning Humanoid Robots from Laboratory to Home : From 3D Printing to AI-driven Computation

    Hironori Kasahara  [招待有り]

    Science/AAAS  

    発表年月： 2021年03月

  • コアファシリティ構築支援プログラム実施概要・成果報告

    笠原博徳  [招待有り]

    研究基盤イノベーション分科会＆文科省共催シンポジウム   (Tokyo) 

    発表年月： 2021年01月

  • Waseda Open Innovation Forum 2021--「早稲田オープン・イノベーション・エコシステム」の実現に向けて

    笠原博徳  [招待有り]

    WASEDA稲門経済人の集い2021   (Tokyo) 

    発表年月： 2021年01月

  • COVID-19対応早稲田オンライン講義とWOI’21:2021年3月9日（火）10日（水）

    笠原博徳  [招待有り]

    東芝・早稲田大学技術交流会   (Tokyo) 

    発表年月： 2021年01月

  • Welcome to Sozo Capital Formation Training

    Hironori Kasahara  [招待有り]

    Sozo Ventures提供 ビジネス力強化プログラム   (Tokyo) 

    発表年月： 2020年12月

  • IEEE InTech Forum Keynote Speeches Concluding Remarks by General Chair

    Hironori Kasahara  [招待有り]

    IEEE InTech Forum--Forum on the Response and Resiliency to Covid-19   (Washington) 

    発表年月： 2020年12月

  • Welcome to University of Oxford and Waseda University International Workshop on Multiphase Flows:Analysis, Modelling and Numerics

    Hironori Kasahara  [招待有り]

    Oxford-Waseda International Workshop on Multiphase Flows: Analysis, Modelling and Numerics   (Tokyo) 

    発表年月： 2020年12月

  • OSCAR Parallelizing and Power Reducing Compiler

    Tohma Kawasumi, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    in ITBL Booth, IEEE ACM SC (Super Computing) 2020 Exhibition, Online: Atlanta  

    発表年月： 2020年11月

  • Multigrain Parallelization for MATLAB/SimulinkUsing the OSCAR Compiler

    Ryo Koyama, Yuta Tsumura, Dan Umeda, Keiji Kimura, Hironori Kasahara

    in ITBL Booth, IEEE ACM SC (Super Computing) 2020 Exhibition, Online: Atlanta  

    発表年月： 2020年11月

  • OSCAR Vector Multicore SystemPlatinum Vector Accelerator on FPGA

    Kazuki Fujita, Kazuki Yamamoto, Honoka Koike, Toshiaki Kitamura, Keiji Kimura, Hironori Kasahara

    in ITBL Booth, IEEE ACM SC (Super Computing) 2020 Exhibition, Online: Atlanta  

    発表年月： 2020年11月

  • Plenary Panel

    Hironori Kasahara  [招待有り]

    Silicon Valley Japan Forum US Japan Relationship   (Tokyo) 

    発表年月： 2020年11月

  • 一般社団法人情報処理学会創立60周年記念パネル討論～これからの学会のデザイン ～

    笠原博徳  [招待有り]

    一般社団法人情報処理学会創立60周年記念式典 パネル討論会   (Tokyo) 

    発表年月： 2020年10月

  • Panel : Startup Ecosystems and Initiatives That Emerge from Universities Will Be Discussed

    Hironori Kasahara  [招待有り]

    Y Combinater & Silicon Valley Japan Platform (SVJP)"Road to Silicon Valley - The Role of the University in the Innovation Ecosystem"   (Tokyo) 

    発表年月： 2020年10月

  • Waseda Open Innovation Ecosystem

    Hironori Kasahara  [招待有り]

    Y Combinater & Silicon Valley Japan Platform (SVJP)"Road to Silicon Valley - The Role of the University in the Innovation Ecosystem"   (Tokyo) 

    発表年月： 2020年10月

  • コンピューターの今後の可能性と課題～高性能化・低消費電力化・ソフトウェア生産性～

    笠原博徳  [招待有り]

    ＪＸ金属株式会社セミナー   (Tokyo) 

    発表年月： 2020年10月

  • 早稲田オープンイノベーションバレー構想

    笠原博徳  [招待有り]

    早稲田大学「次世代ヒートポンプ技術戦略研究コンソーシアム」オープニングセレモニー   (Tokyo) 

    発表年月： 2020年10月

  • 早稲田大学におけるCOVID-19対応オンライン教育

    Hironori Kasahara  [招待有り]

    2020年度早稲田大学GITI:国際情報通信研究センターフォーラム   (Tokyo) 

    発表年月： 2020年09月

  • 早稲田大学におけるオンライン/ハイブリッド教育

    笠原博徳  [招待有り]

    国立情報学研究所【第16回】4月からの大学等遠隔授業に関する取組状況共有サイバーシンポジウム 遠隔・対面ハイブリッド講義に向け