2024/05/20 更新

写真a

カサハラ ヒロノリ
笠原 博徳
所属
理工学術院 基幹理工学部
職名
教授
学位
工学博士 ( 早稲田大学 電気工学(計算機システム) )
Doctor Engineering

経歴

  • 2017年05月
    -
    継続中

    日本工学アカデミー   会員

  • 2017年01月
    -
    継続中

    IEEE   Fellow

  • 2010年01月
    -
    継続中

    IEEE Computer Society   Golden Core Member

  • 2004年04月
    -
    継続中

    早稲田大学   アドバンストマルチコアプロセッサ研究所所長   所長

  • 1997年04月
    -
    継続中

    早稲田大学   理工学術院 基幹理工学部 情報理工学科   教授

  • 2020年06月
    -
    2024年06月

    日本工学アカデミー   理事

  • 2019年05月
    -
    2023年05月

    産業競争力懇談会(COCN)   理事

  • 2020年04月
    -
    2022年09月

    早稲田大学   副総長(研究推進)

  • 2019年06月
    -
    2021年05月

    公益社団法人 私立大学情報教育協会   常務理事

  • 2018年11月
    -
    2020年03月

    早稲田大学   副総長(研究推進、情報化推進担当)

  • 2017年01月
    -
    2019年12月

    IEEE Computer Society   Strategic Planning Committee Chair

  • 2018年01月
    -
    2018年12月

    IEEE   Technical Activity Board Member

  • 2018年01月
    -
    2018年12月

    IEEE Computer Society   Board of Governors Chair

  • 2018年01月
    -
    2018年12月

    IEEE Computer Society   会長

  • 2017年
    -
     

    日本学術会議   連携会員

  • 2015年
    -
     

    情報処理学会   フェロー

  • 2009年01月
    -
    2014年12月

    IEEE Computer Society   理事

  • 1988年04月
    -
    1997年03月

    早稲田大学   理工学部 電気電子情報工学科   助教授

  • 1989年03月
    -
    1990年03月

    Univ. of Illinois at Urbana-Champaign   Center for Supercomputing R & D   Visiting Research Scholar

  • 1986年04月
    -
    1988年03月

    早稲田大学   理工学部電気工学科   専任講師

  • 1985年09月
    -
    1986年03月

    日本学術振興会   第1回特別研究員 (PD)

  • 1985年07月
    -
    1985年12月

    カリフォルニア大学バークレー   Department of Electrical Engineering and Computer Science   Visiting Scholar

  • 1983年04月
    -
    1985年03月

    早稲田大学   理工学部 電気工学科   助手

  • 2023年01月
    -
    継続中

    IEEE   Life Fellow

  • 2021年06月
    -
    継続中

    IEEE   Frances E. Allen Medal Committee

  • 2017年06月
    -
    2025年03月

    公益財団法人大川情報通信基金(略称:大川財団)   評議員

  • 2018年06月
    -
    2024年06月

    公益財団法人大川情報通信基金(略称:大川財団)   大川賞審査委員

  • 2022年03月
    -
    2023年04月

    公益財団法人国際科学技術財団   2023 Japan Prize審査委員会「エレクトロニクス、情報、通信」分野部会長代理

  • 2021年01月
    -
    2022年09月

    早稲田大学リサーチイノベーションセンター   統括所長

  • 2018年11月
    -
    2022年09月

    早稲田大学オープンイノベーション戦略研究機構   機構長

  • 2018年11月
    -
    2022年09月

    早稲田大学系属早稲田渋谷シンガポール校   代表取締役

  • 2018年11月
    -
    2022年09月

    早稲田中学校・高等学校   理事・評議員

  • 2021年04月
    -
    2021年10月

    IEEE Computer Society   Election Committee Member

  • 2020年09月
    -
    2020年12月

    早稲田大学リサーチイノベーションセンター   知財・研究連携支援部門(TLO)部門長

  • 2019年06月
    -
    2020年12月

    早稲田大学リサーチイノベーションセンター   所長

  • 2012年01月
    -
    2020年09月

    IEEE Computer Society   Multicore STC (Special Technical Community) Chair

  • 2019年01月
    -
    2019年12月

    IEEE Computer Society   Nomination Committee Chair

  • 2019年01月
    -
    2019年12月

    IEEE Computer Society   Past President

  • 2017年01月
    -
    2019年12月

    IEEE Computer Society   Executive Committee Member

  • 2018年11月
    -
    2019年05月

    早稲田大学産学官研究推進センター   センター長

  • 2018年01月
    -
    2018年12月

    IEEE Computer Society   Executive Committee Chair

  • 2017年01月
    -
    2017年12月

    IEEE Computer Society   President Elect

  • 2017年
    -
     

    Professional member of the IEEE-Eta Kappa Nu(IEEE-HKN)

  • 2010年04月
    -
    2013年03月

    エジプト日本科学技術大学   客員教授

  • 2011年04月
    -
    2011年09月

    東京大学   情報科学科   非常勤講師

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学歴

  • 1982年04月
    -
    1985年03月

    早稲田大学   大学院理工学研究科・博士課程   電気工学専攻  

    工学博士

  • 1980年04月
    -
    1982年03月

    早稲田大学   大学院理工学研究科・修士課程   電気工学専攻  

    工学修士

  • 1976年04月
    -
    1980年03月

    早稲田大学   理工学部   電気工学科  

    工学士

委員歴

  • 2024年04月
    -
    継続中

    文部科学省  国立大学法人評価委員会臨時委員

  • 2024年02月
    -
    継続中

    国立研究開発法人科学技術振興機構  博士後期課程学生支援事業委員会委員長

  • 2023年06月
    -
    継続中

    ACM / IEEE  ACM/IEEE Co-General Chair, ISCA2025 (International Symposium on Computer Architecture)

  • 2023年04月
    -
    継続中

    科学技術振興機構  自己評価委員会分科会外部委員

  • 2023年03月
    -
    継続中

    科学技術振興機構  研究成果開発事業 大学発新産業創出プログラム ガバニングボード委員

  • 2023年03月
    -
    継続中

    World Economic Forum Impact Circle: Innovation for the Public Sector  Member

  • 2023年01月
    -
    継続中

    IEEE  Life Fellow

  • 2021年11月
    -
    継続中

    IEEE Eta Kappa Nu (IEEE-HKN)  Professional member, IEEE-Eta Kappa Nu (IEEE-HKN)

  • 2021年07月
    -
    継続中

    科学技術振興機構  研究成果展開事業 大学発新産業創出プログラム プロジェクト推進型SBIRフェーズ1支援プログラムオフィサー(プロジェクト推進型SBIRフェーズ1支援委員会 委員長)

  • 2021年06月
    -
    継続中

    IEEE Frances  E. Allen Medal Committee

  • 2020年06月
    -
    継続中

    World Economic Forum Expert Network  Member

  • 2020年05月
    -
    継続中

    科学技術振興機構  ムーンショット型研究開発事業分野3, アドバイザー

  • 2018年06月
    -
    継続中

    大川情報通信基金  審査委員

  • 2017年10月
    -
    継続中

    日本学術会議  日本学術会議 連携会員

  • 2017年10月
    -
    継続中

    日本学術会議  情報学委員会 ITの生む諸課題検討分科会 構成員

  • 2017年06月
    -
    継続中

    大川情報通信基金  評議員

  • 2017年01月
    -
    継続中

    IEEE  Fellow, IEEE

  • 2013年11月
    -
    継続中

    オスカーテクノロジー株式会社  顧問

  • 2020年06月
    -
    2024年06月

    日本工学アカデミー  理事

  • 2023年04月
    -
    2024年02月

    科学技術振興機構  次世代研究者挑戦的研究プログラム委員会委員長

  • 2019年05月
    -
    2023年05月

    産業競争力懇談会(COCN)  理事

  • 2018年11月
    -
    2023年05月

    ライフサイエンス・イノベーション・ネットワーク・ジャパン(LINK-J)  運営諮問委員

  • 2022年03月
    -
    2023年04月

    国際科学技術財団  2023 Japan Prize審査委員会「エレクトロニクス、情報、通信」分野部会長代理

  • 2021年10月
    -
    2023年03月

    研究基盤協議会  アドバイザー

  • 2021年05月
    -
    2023年03月

    文部科学省  公的研究費の適正な管理に関する有識者会議委員

  • 2020年10月
    -
    2023年03月

    文部科学省  ジョブ型研究インターンシップ推進委員会委員

  • 2019年06月
    -
    2023年03月

    サーキュラーエコノミー推進機構(CEO)  アドバイザリーボード

  • 2020年04月
    -
    2022年09月

    科学技術振興機構  大学発新産業創出プログラム(W-SPRING) 総括責任者

  • 2018年11月
    -
    2022年09月

    早稲田中学校・高等学校  理事・評議員

  • 2018年11月
    -
    2022年09月

    早稲田大学系属早稲田渋谷シンガポール校  代表取締役

  • 2021年07月
    -
    2022年03月

    バイオインダストリー協会  Greater Tokyo Biocommunity 協議会委員

  • 2021年01月
    -
    2021年12月

    IEEE Computer Society  Past President, IEEE Computer Society

  • 2021年01月
    -
    2021年12月

    IEEE Computer Society  Chair of Board of Governors, IEEE Computer Society

  • 2021年01月
    -
    2021年12月

    IEEE Computer Society  Chair of Executive Committee, IEEE Computer Society

  • 2021年04月
    -
    2021年11月

    ACM / IEEE  ACM/IEEE Co-Chair, SC2021 Workshop on Programming Environments for Heterogeneous Computing (PEHC)

  • 2021年02月
    -
    2021年11月

    ACM / IEEE  ACM/IEEE Committee Member, SC'21 Invited Speakers Committee

  • 2021年05月
    -
    2021年11月

    IEEE Computer Society  Election Committee Member

  • 2019年05月
    -
    2021年05月

    私立大学情報教育協会  常務理事

  • 2019年06月
    -
    2021年02月

    文部科学省  科学技術・学術審議会専門委員

  • 2020年08月
    -
    2020年12月

    IEEE Computer Society  Steering Committee Chair, IEEE InTech Forum: A Forum on the Response and Resiliency to COVID-19

  • 2012年01月
    -
    2020年12月

    IEEE Computer Society  Chair, IEEE Computer Society Special Technical Community on Multicore

  • 2020年07月
    -
     

    Other Society  Chief Digital & Learning Officer, World Economic Forum :The Reimaging Learning for Higher Education Committee

  • 2019年07月
    -
    2020年06月

    稲盛財団  京都賞先端技術部門専門委員会 委員

  • 2017年01月
    -
    2019年12月

    IEEE Computer Society  Chair of Strategic Planning (SP9) Committee

  • 2019年01月
    -
    2019年08月

    IEEE Computer Society  Chair of Nomination Committee

  • 2018年08月
    -
    2019年06月

    IEEE  Co-Chair of Future of Conputing, IEEE International Conference on Cloud Engineering (IC2E 2019)

  • 2018年01月
    -
    2018年12月

    IEEE  Technical Activity Board (TAB)

  • 2018年01月
    -
    2018年12月

    IEEE Computer Society  President, IEEE Computer Society

  • 2017年08月
    -
    2018年03月

    日本工学アカデミー  会員

  • 2016年04月
    -
    2018年03月

    新エネルギー・産業技術総合開発機構(NEDO)  事前評価者(ピアレビュア)

  • 2010年04月
    -
    2018年03月

    科学技術振興機構  JST CREST「ポストペタスケール高性能計算に資するシステムソフトウェア技術の創出」評価委員

  • 2017年11月
    -
    2017年12月

    Other Society  Steering Committee, The Ivannikov ISPRAS Open Conference, Institute for System Programming of the Russian Academy of Sciences

  • 2017年01月
    -
    2017年12月

    IEEE Computer Society  Chair of Planning Committee

  • 2017年01月
    -
    2017年12月

    IEEE Computer Society  Chair of Constitution & Bylaws Committee

  • 2017年01月
    -
    2017年12月

    IEEE Computer Society  President Elect

  • 2016年04月
    -
    2017年03月

    情報処理学会  情報処理学会2016年度代表会員

  • 2016年03月
    -
    2017年03月

    国際科学技術財団  日本国際賞審査部会委員

  • 2007年03月
    -
    2017年02月

    文部科学省  科学技術・学術審議会専門委員

  • 2016年04月
    -
    2017年02月

    ACM  Program Committee, PPOPP 2017, the 22nd ACM SIGPLAN Symposium on Principles and Practice of Parallel Programming, Austin, Texas, USA

  • 2011年02月
    -
    2017年01月

    文部科学省  情報科学技術委員

  • 2015年12月
    -
    2016年11月

    ACM / IEEE  Program Committee, SC16, IEEE ACM International Conference for High Performance Computing, Networking, Storage and Analysis, Salt Palace Convention Center, Salt Lake City, Utah, USA

  • 2016年04月
    -
    2016年09月

    Other Society  Program Committee, The 29th International Workshop on Languages and Compilers for Parallel Computing (LCPC 2016), Rochester NY, USA

  • 2016年02月
    -
    2016年03月

    理化学研究所  計算科学研究機構 研究業績評価委員会委員

  • 2015年04月
    -
    2015年09月

    Other Society  Program Committee, The 28th International Workshop on Languages and Compilers for Parallel Computing (LCPC 2015), Raleigh, NC, USA

  • 2015年06月
    -
     

    情報処理学会  情報処理学会フェロー

  • 2014年09月
    -
    2015年06月

    情報処理学会  情報処理学会2014年度シニア会員

  • 2010年08月
    -
    2015年03月

    文部科学省  ハイパフォーマンス・コンピューティング・インフラ(HPCI)計画推進委員

  • 2014年01月
    -
    2014年12月

    IEEE Ad Hoc Committee on Serving Individuals in Industry  Committee Member of IEEE Ad Hoc on Serving Individuals in Industry

  • 2014年01月
    -
    2014年12月

    IEEE Computer Society  Member of Constitution & Bylaws Committees

  • 2014年01月
    -
    2014年12月

    IEEE Computer Society  Member of Nomination Committees

  • 2009年01月
    -
    2014年12月

    IEEE Computer Society  Board of Governors, Computer Society

  • 2008年04月
    -
    2014年09月

    内閣府  政府調達苦情検討委員会 専門委員

  • 2014年04月
    -
    2014年09月

    Other Society  Program Committee, The 27th International Workshop on Languages and Compilers for Parallel Computing (LCPC 2014), Intel Corporation, Hillsboro, OR, USA

  • 2013年10月
    -
    2014年05月

    電子情報技術産業協会  PC消費電力測定方法JIS原案作成委員会 委員長

  • 2014年01月
    -
    2014年03月

    科学技術振興機構  JST CREST(組込みシステム用ディペンダブルOS) 研究領域追跡評価委員

  • 2009年04月
    -
    2014年03月

    新エネルギー・産業技術総合開発機構(NEDO)  NEDO技術委員

  • 2006年01月
    -
    2014年03月

    科学技術振興機構  JST CREST「実用化を目指した組込みシステム用ディペンダブル・オペレーティングシステム」評価委員

  • 2013年01月
    -
    2013年12月

    IEEE  The 2013 Nominations Committee

  • 2013年04月
    -
    2013年09月

    Other Society  Program Committee, The 26th International Workshop on Languages and Compilers for Parallel Computing (LCPC 2013), Qualcomm Research Silicon Valley, Santa Clara, CA, USA

  • 2007年09月
    -
    2013年05月

    電子情報技術産業協会  IT・エレクトロニクス人材育成検討会 委員

  • 2013年01月
    -
    2013年03月

    文部科学省  スーパーコンピュータ「京」事後評価委員会委員

  • 2011年12月
    -
    2013年03月

    日本原子力研究開発機構  原子力基礎工学 研究・評価委員会 計算科学技術専門部会 専門委員

  • 2001年03月
    -
    2013年03月

    文部科学省  科学技術政策研究所 科学技術専門家ネットワーク専門調査員

  • 2011年12月
    -
    2012年11月

    日本学術振興会  科学研究費委員会 専門委員

  • 2012年11月
     
     

    IEEE  Program Committee, LASCCDCN2012, 2012 Latin America Symposium on Cloud Computing Datacenter and Networking, Mexico City, MEXICO

  • 2012年04月
    -
    2012年09月

    Other Society  General Chair, The 25th International Workshop on Languages and Compilers for Parallel Computing (LCPC 2012), Green Computing Systems R&D Center,Waseda University, Tokyo, Japan

  • 2010年04月
    -
    2012年06月

    理化学研究所  次世代スーパーコンピュータ技術諮問委員

  • 2012年06月
     
     

    Other Society  Program Committee, 2012 First Asia-Pacific Programming Languages and Compilers Workshop (APPLC 2012), Beijing, China

  • 2012年06月
     
     

    IEEE  Program Committee, 11th IEEE/ACM International Conference on Ubiquitous Computing and Communications (IUCC 2012), Liverpool, UK

  • 2011年04月
    -
    2012年02月

    ACM  Program Committee, PPOPP 2012, The 17th ACM SIGPLAN Symposium on Principles and Practice of Parallel Programming, New Orleans, LA, USA

  • 2010年12月
    -
    2011年11月

    日本学術振興会  科学研究費委員会 専門委員

  • 2011年10月
     
     

    IEEE  Program Committee, The Twentieth International Conference on Parallel Architectures and Compilation Techniques (PACT), Galveston Island, Texas, USA

  • 2011年04月
    -
    2011年09月

    Other Society  Program Committee, The 24th International Workshop on Languages and Compilers for Parallel Computing (LCPC2011), Colorado State University, Fort Collins, Colorado, USA

  • 2011年04月
    -
    2011年09月

    東京大学  非常勤講師

  • 2011年03月
    -
    2011年09月

    Other Society  Program Committee, ICPP-EMS 2011 (The 2011 International Workshop on Embedded Multicore Systems), Taipei, Taiwan

  • 2010年09月
    -
    2011年08月

    エジプト日本科学技術大学  客員教授

  • 2011年05月
    -
    2011年07月

    日本原子力研究開発機構  原子力基礎工学 研究・評価委員会専門委員

  • 2011年06月
     
     

    IEEE  Program Committee, The 10th International Symposium on Parallel and Distributed Computing (ISPDC 2011), The Technical University of Cluj-Napoca, Romania

  • 2011年03月
    -
    2011年05月

    科学技術振興機構  JST CREST(組込みシステム用ディペンダブルOS) 研究領域中間評価委員

  • 2011年05月
     
     

    IEEE  SYSTOR 2011 Program Committee

  • 2011年04月
     
     

    IEEE  Program Committee, International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems, Kohala Coast, Hawaii Hapuna Beach Prince Hotel

  • 2010年12月
    -
    2011年03月

    日本原子力研究開発機構  原子力コード研究委員会 委員

  • 2009年06月
    -
    2011年03月

    日本原子力研究開発機構  「原子力分野におけるスーパーコンピューティングとモンテカルロ・シミュレーション」の合同国際会議(SNA2010+MC2010)組織委員会 委員

  • 2011年02月
    -
     

    新エネルギー・産業技術総合開発機構(NEDO)  「グリーンネットワーク・システム技術研究開発プロジェクト(グリーンITプロジェクト)」技術委員会 委員長

  • 2009年02月
    -
    2011年01月

    Other Society  Editorial Board, The Encyclopedia of Parallel Computing (Springer)

  • 2007年01月
    -
    2010年12月

    IEEE  Member, IEEE Japan Council Long Range Strategy Committee

  • 2010年10月
     
     

    Other Society  Organizing Committee, The Joint International Conference of the 7th Supercomputing in Nuclear Application and the 3rd Monte Carlo (SNA-MC2010), Tokyo, Japan

  • 2010年04月
    -
    2010年10月

    Other Society  Program Committee, The 23rd International Workshop on Languages and Compilers for Parallel Computing (LCPC2010), Rice University, Houston, Texas, USA

  • 2009年12月
    -
    2010年06月

    ACM  Program Committee, ICS'10, 24th ACM International Conference on Supercomputing, Epochal Tsukuba, Tsukuba, Japan

  • 2010年03月
    -
     

    経済産業省  「アジア域内の知識経済化のためのIT活用等支援事業(グリーンITの推進)」審査委員会

  • 2009年09月
    -
    2010年03月

    理化学研究所  次世代スーパーコンピュータ技術諮問委員

  • 2009年09月
    -
    2010年03月

    新エネルギー・産業技術総合開発機構(NEDO)  「平成21年度省エネルギー革新技術開発事業」第二次公募審査委員

  • 2009年04月
    -
    2010年03月

    文部科学省  次世代スーパーコンピュータプロジェクト中間評価作業部会 専門委員

  • 2008年07月
    -
    2010年03月

    新エネルギー・産業技術総合開発機構(NEDO)  「グリーンネットワーク・システム技術研究開発プロジェクト(グリーンITプロジェクト)」採択審査委員会 NEDO技術委員

  • 2008年07月
    -
    2010年03月

    新エネルギー・産業技術総合開発機構(NEDO)  平成20年度「エネルギー使用合理化技術戦略的開発」第2次公募」 書面審査委員

  • 2006年11月
    -
    2010年03月

    新エネルギー・産業技術総合開発機構(NEDO)  電子・情報技術戦略調査委員会(分野横断技術戦略検討WG)委員

  • 2006年01月
    -
    2010年03月

    日本原子力研究開発機構  原子力コード研究委員会 委員

  • 2003年06月
    -
    2010年03月

    新エネルギー・産業技術総合開発機構(NEDO)  電子・情報技術審議委員会戦略検討WG委員

  • 2003年04月
    -
    2010年03月

    新エネルギー・産業技術総合開発機構(NEDO)  事前評価者(ピアレビュア)

  • 2000年04月
    -
    2010年03月

    日本原子力研究開発機構  原子力コード研究委員会 計算科学技術推進専門部会委員

  • 1997年05月
    -
    2010年03月

    日本原子力研究開発機構  原子力計算科学研究評価専門部会 情報技術専門部会

  • 2010年03月
     
     

    新エネルギー・産業技術総合開発機構(NEDO)  電子・情報技術分野の技術ロードマップ(コンピュータ技術戦略検討ワーキンググループ)委員長

  • 2009年10月
    -
    2010年03月

    ACM  Program Committee, 15th International Conference on Architectural Support for Programming Languages and Operating Systems (ASPLOS '10), Mar.13-17.2010, Pittsburgh, PA, USA

  • 2009年07月
    -
    2009年12月

    日本IBM  第23回「日本IBM科学賞」 コンピューター・サイエンス分野 検討委員

  • 2009年07月
    -
    2009年12月

    経済産業省  「データセンターの高信頼化に向けた技術開発・実証事業」審査委員

  • 2009年12月
    -
     

    IEEE  Program Committee, The Fifteenth International Conference on Parallel and Distributed Systems (ICPADS'09), Shenzhen, China

  • 2009年08月
    -
    2009年12月

    IEEE  Program Committee, The 7th IEEE/IFIP International Conference on Embedded and Ubiquitous Computing (EUC-09), Vancouver, Canada

  • 2009年01月
    -
    2009年12月

    IEEE  The 2009 Nominations Committee

  • 2009年04月
    -
    2009年10月

    Other Society  Program Committee, The 22nd International Workshop on Languages and Compilers for Parallel Computing (LCPC 2009), University of Delaware, Newark, Delaware, USA

  • 2009年02月
    -
    2009年09月

    IEEE  Program Committee, The 10th IEEE International Conference on High Performance Computing and Communications (HPCC-08), DaLian, China

  • 2009年08月
    -
    2009年09月

    新エネルギー・産業技術総合開発機構(NEDO)  平成21年度「省エネルギー革新技術開発事業(旧事業名称:エネルギー使用合理化技術戦略的開発)」審査委員

  • 2009年01月
    -
    2009年06月

    IEEE  Program Committee, The 11th IEEE International Conference on High Performance Computing and Communications (HPCC-09), Seoul, Korea

  • 2009年01月
    -
    2009年06月

    IEEE  Program Committee, 8th International Symposium on Parallel and Distributed Computing (ISPDC'2009), Lisbon, Portugal

  • 2006年11月
    -
    2009年05月

    新エネルギー・産業技術総合開発機構(NEDO)  電子・情報技術戦略調査委員会(コンピュータ技術戦略検討WG)委員長

  • 2006年06月
    -
    2009年05月

    情報処理学会  情報処理学会論文誌シニア査読委員

  • 2008年11月
    -
    2009年03月

    新エネルギー・産業技術総合開発機構(NEDO)  将来の進化を想定した低消費電力アーキテクチャに係わる検討委員会 委員

  • 2008年06月
    -
    2009年03月

    海洋研究開発機構  地球シミュレータ(ES2)導入技術アドバイザイリー委員会委員長

  • 2008年01月
    -
    2009年03月

    内閣府  総合科学技術会議基本政策推進専門調査会 分野別推進戦略総合PT 情報通信PT セキュリティ及びソフトウェア領域検討会メンバー

  • 2008年01月
    -
    2009年03月

    内閣府  総合科学技術会議基本政策推進専門調査会 分野別推進戦略総合PT 情報通信PT 研究開発基盤領域検討会メンバー

  • 2004年07月
    -
    2009年03月

    文部科学省  科学技術振興調整費 「重要課題解決型研究等の推進分散共有型研究データ利用基盤の整備(GRAPE-DR)」研究運営委員会委員

  • 2009年03月
     
     

    新エネルギー・産業技術総合開発機構(NEDO)  IT・エレクトロニクス機器における省エネ関連技術の開発ロードマップ策定 ヒアリングメンバー

  • 2008年10月
    -
    2009年02月

    ACM  Program Committee, PPoPP2009, 14th ACM SIGPLAN Symposium on Principles and Practice of Parallel Programming, North Carolina, USA

  • 2007年03月
    -
    2009年01月

    文部科学省  次世代スーパーコンピュータ概念設計評価作業部会 専門委員

  • 2008年07月
    -
    2008年12月

    朝日新聞社  高校生科学技術チャレンジJSEC2008審査委員

  • 2008年09月
    -
     

    内閣府  平成21年度科学技術関係概算要求への「資源配分方針の適用」に係る情報通信分野ヒアリング 外部専門家

  • 2008年01月
    -
    2008年09月

    IEEE  Program Committee, ICPP-2008, 2008 International Conference on Parallel Processing, Portland, Oregon

  • 2008年03月
    -
    2008年06月

    IEEE  Program Committee, Workshop on Parallel Execution of Sequential Programs on Multi-core Architectures (PESPMA), Co-located with ISCA 2008, Beijing, China (IEEE, ACM)

  • 2008年02月
    -
    2008年06月

    IEEE  Program Committee, HIPS 2008, 13th International Workshop on High-Level Parallel Programming Models and Supportive Environments, Miami, Florida

  • 2008年01月
    -
    2008年06月

    ACM  Program Committee, ICS'08, 22nd ACM International Conference on Supercomputing, Island of Kos-Aegean Sea, Greece

  • 2008年02月
    -
    2008年03月

    新エネルギー・産業技術総合開発機構(NEDO)  「省エネルギー技術戦略における省エネ型生活情報空間創生技術及び次世代省エネデバイス技術の技術戦略に係る検討委員会」 検討会座長

  • 2005年07月
    -
    2008年03月

    新エネルギー・産業技術総合開発機構(NEDO)  「リアルタイム情報家電用 マルチコア技術の研究開発事業」実装アーキテクチャ検討委員長

  • 2005年07月
    -
    2008年03月

    新エネルギー・産業技術総合開発機構(NEDO)  「リアルタイム情報家電用 マルチコア技術の研究開発事業」マルチコア・アーキテクチャ・API検討委員長

  • 2005年07月
    -
    2008年03月

    新エネルギー・産業技術総合開発機構(NEDO)  「リアルタイム情報家電用 マルチコア技術の研究開発事業」研究開発推進委員長

  • 2005年07月
    -
    2008年03月

    新エネルギー・産業技術総合開発機構(NEDO)  「リアルタイム情報家電用 マルチコア技術の研究開発事業」統合研究開発推進委員長

  • 2005年07月
    -
    2008年03月

    新エネルギー・産業技術総合開発機構(NEDO)  「リアルタイム情報家電用 マルチコア技術の研究開発事業」プロジェクトリーダー

  • 2004年04月
    -
    2008年03月

    情報処理学会  計算機アーキテクチャ研究会 運営委員

  • 2005年12月
    -
    2007年12月

    内閣府  総合科学技術会議基本政策専門調査会 分野別推進戦略(情報通信分野)セキュリティ及びソフトウェアWGメンバー

  • 2005年12月
    -
    2007年12月

    内閣府  総合科学技術会議基本政策専門調査会 分野別推進戦略(情報通信分野)研究開発基盤WGメンバー

  • 2007年08月
    -
    2007年12月

    朝日新聞社  高校生科学技術チャレンジJSEC2007審査委員

  • 2005年01月
    -
    2007年12月

    IEEE  Chair, IEEE Computer Society Japan Chapter

  • 2005年01月
    -
    2007年12月

    IEEE  Board Member, IEEE Tokyo Section

  • 2007年02月
    -
    2007年11月

    IEEE  Program Committee, SC 2007, The 2007 International Conference for High Performance Computing and Communications, Reno, Nevada (IEEE, ACM)

  • 2007年01月
    -
    2007年07月

    IEEE  Program Committee, ISPDC 2006, 6th International Symposium on Parallel and Distributed Computing Hagenberg, Austria

  • 2006年07月
    -
    2007年06月

    ACM  Program Committee, LCTES'07, ACM SIGPLAN/SIGBED 2007 Conference on Languages, Compilers, and Tools for Embedded Systems, San Diego, California

  • 2007年01月
    -
    2007年06月

    ACM  Program Committee, ICS'07, 21st ACM International Conference on Supercomputing, Seattle, USA

  • 2007年05月
    -
     

    新エネルギー・産業技術総合開発機構(NEDO)  「次世代省エネデバイスロードマップ」監修委員

  • 2006年08月
    -
    2007年03月

    新エネルギー・産業技術総合開発機構(NEDO)  研究評価委員会「半導体アプリケーションチッププロジェクト(高機能・高信頼性サーバー用半導体チップ)」分科会委員

  • 2006年07月
    -
    2007年03月

    内閣府  「最先端・高性能汎用スーパーコンピュータの開発利用」プロジェクト スーパーコンピュータ戦略委員会 委員

  • 2006年06月
    -
    2007年03月

    内閣府  第5回産学官連携推進会議 分科会「イノベーションの創出に向けた産学官連携の推進と人材の育成」パネリスト

  • 2001年06月
    -
    2007年03月

    科学技術振興機構  さきがけ研究21「情報基盤と利用環境」領域アドバイザー

  • 2000年07月
    -
    2007年03月

    日本原子力研究開発機構  原子力コード研究委員会 専門委員

  • 2006年11月
    -
    2007年03月

    IEEE  Program Committee, IPDPS 2007, 21st IEEE International Parallel & Distributed Processing Symposium, Long Beach, California USA, March 26-30, 2007

  • 2005年04月
    -
    2007年03月

    情報処理学会  組込みシステム研究グループ運営委員会

  • 2006年11月
    -
    2007年02月

    経済産業省  ビジネスグリッドコンピューティング事業に関する外部評価検討委員会 委員

  • 2006年08月
    -
    2006年12月

    朝日新聞社  高校生科学技術チャレンジJSEC2006審査委員

  • 2005年12月
    -
    2006年10月

    新エネルギー・産業技術総合開発機構(NEDO)  電子・情報技術戦略調査委員会(分野横断技術戦略検討WG)委員

  • 2005年12月
    -
    2006年10月

    新エネルギー・産業技術総合開発機構(NEDO)  電子・情報技術戦略調査委員会(コンピュータ技術戦略検討WG)委員長

  • 2006年09月
     
     

    IEEE  Program Committee, PARELEC2006, International Conference on Parallel Computing in Electrical Engineering

  • 2006年07月
     
     

    IEEE  Publication Chair, Twelfth International Conference on Parallel and Distributed Systems (ICPADS 2006), Minneapolis, USA

  • 2005年11月
    -
    2006年03月

    総務省  「戦略的情報通信研究開発推進制度」専門評価委員

  • 2004年06月
    -
    2006年03月

    新エネルギー・産業技術総合開発機構(NEDO)  NEDO技術委員

  • 2004年06月
    -
    2006年03月

    新エネルギー・産業技術総合開発機構(NEDO)  「低消費電力型超電導ネットワークデバイスの開発」評価委員会分科会委員

  • 2005年08月
    -
    2005年11月

    朝日新聞社  高校生科学技術チャレンジJSEC2005審査委員

  • 2004年06月
    -
    2005年06月

    新エネルギー・産業技術総合開発機構(NEDO)  電子・情報技術戦略調査委員会(分野横断技術戦略検討WG)委員

  • 2004年06月
    -
    2005年06月

    新エネルギー・産業技術総合開発機構(NEDO)  電子・情報技術戦略調査委員会(コンピュータ技術戦略検討WG)委員長

  • 2005年01月
    -
    2005年06月

    ACM  Program Committee, ICS'05, 19th ACM International Conference on Supercomputing, Massachusetts, U.S.A

  • 2004年12月
    -
    2005年03月

    国際超電導産業技術研究センター  SFQ素子を用いた超高速コンピューティング検討会 メンバー

  • 2004年12月
    -
    2005年03月

    総務省  「戦略的情報通信研究開発推進制度」専門評価委員

  • 2003年06月
    -
    2005年03月

    文部科学省  科学技術振興調整費・総合研究「並列化コンパイラ向け共通インフラストラクチャの研究(COINS)」 研究運営委員会委員

  • 2004年04月
    -
    2005年03月

    情報処理学会  平成16年度代表会員

  • 2005年02月
     
     

    Other Society  Program Committee, PDCN2005: the IASTED International Conference on Parallel and Distributed Computing and Networks, Innsbruck, Austria

  • 2004年01月
    -
    2004年12月

    情報処理学会  論文誌:アドバンスト・コンピューティング・システム(ACS)編集委員会委員

  • 2004年08月
     
     

    Other Society  Program Committee, ICPP04 (The 2004 International Conference on Parallel Processing), Montreal, Quebec, Canada

  • 2004年07月
     
     

    Other Society  Program Committee, HPC Asia 2004 7th International Conference on High Performance Computing and Grid in Asia Pacific Region Omiya Sonic City, Tokyo Area, Japan

  • 2003年06月
    -
    2004年05月

    情報処理学会  SACSIS2004実行委員

  • 2003年12月
    -
    2004年04月

    Other Society  Program Committee, HIPS04 (9th International Workshop on High-Level Parallel Programming Models and Supportive Enviroments), Santa Fe, New Mexico, USA

  • 2003年04月
    -
    2004年03月

    情報処理学会  平成15年度代表会員

  • 2000年04月
    -
    2004年03月

    情報処理学会  コンピュータサイエンス領域委員

  • 2000年04月
    -
    2004年03月

    情報処理学会  計算機アーキテクチャ研究会 運営委員会委員長(主査)

  • 2004年02月
     
     

    Other Society  Program Committee, PDCN2005: the IASTED International Conference on Parallel and Distributed Computing and Networks, Innsbruck, Austria

  • 2002年01月
    -
    2003年12月

    情報処理学会  論文誌:ハイパフォーマンスコンピューティングシステム(HPS)編集委員会委員

  • 2003年10月
     
     

    Other Society  Program Committee, ICPP2003, International Conference on Parallel Processing 2003

  • 2003年10月
     
     

    Other Society  Program Committee, ISHPC-V, The 5th International Symposium on High Performance Computing

  • 2003年01月
    -
    2003年09月

    日本学術振興会  科学研究費委員会 専門委員

  • 2003年01月
    -
    2003年06月

    ACM  Program Committee, ICS'03, 17th ACM International Conference on Supercomputing, San Francisco, U.S.A

  • 2002年06月
    -
    2003年05月

    情報処理学会  SACSIS2003実行委員

  • 2003年04月
    -
     

    経済産業省  産業技術総合研究所・経済産業省大臣官房政策企画室共同「イノベーション・システムにおける研究開発人材に関する研究会(第7回)」講師

  • 2002年12月
    -
    2003年04月

    Other Society  Program Committee, HIPS03, 8th International Workshop on High-Level Parallel Programming Models and Supportive Environments, held in conjunction with IPDPS2003, Nice, France

  • 1995年05月
    -
    2003年04月

    電子情報通信学会  コンピュータシステム研究専門委員会 専門委員

  • 2002年05月
    -
    2003年03月

    日本原子力研究所  ITBL基盤ソフトウェア評価専門部会委員

  • 2001年08月
    -
    2003年03月

    経済産業省  (NEDO) 「アドバンスト並列化コンパイラ技術国際協調委員会」委員長

  • 2001年04月
    -
    2003年03月

    株式会社半導体理工学研究センター(STARC)  寄付講座テキスト作成プロジェクト STARC SoC技術教科書作成委員

  • 2000年10月
    -
    2003年03月

    経済産業省  (NEDO) 「アドバンスト並列化コンパイラ技術開発推進委員会」委員長

  • 2000年10月
    -
    2003年03月

    経済産業省  (NEDO) 「アドバンスト並列化コンパイラ技術研究会」委員長

  • 2000年10月
    -
    2003年03月

    経済産業省  (NEDO) 「アドバンスト並列化コンパイラ発明審査会」委員長

  • 2000年10月
    -
    2003年03月

    経済産業省  (NEDO) 「アドバンスト並列化コンパイラ技術委員会」委員長

  • 2000年06月
    -
    2003年03月

    経済産業省  (NEDO) ミレニアムプロジェクト「アドバンスト並列化コンパイラ」プロジェクトリーダー

  • 2002年10月
    -
    2003年03月

    電子情報通信学会  英文論文誌「コンピュータシステム開発」小特集号編集委員会編集委員

  • 2002年04月
    -
    2003年03月

    情報処理学会  平成14年度代表会員

  • 2001年10月
    -
    2002年11月

    日本情報処理開発協会先端情報技術研究所  「ハイエンドコンピューティング技術調査ワーキンググループ」委員

  • 2002年09月
     
     

    IEEE  Program Committee, PARELEC2002, International Conference on Parallel Computing in Electrical Engineering, Warsaw, Poland

  • 2002年09月
    -
     

    経済産業省  経済産業省大臣官房企画課政策企画室・独立行政法人 経済産業研究所 「子どもの幸せと自立を考える研究会」オブザーバー

  • 2002年08月
     
     

    Other Society  Program Committee on Programming Methodologies & Tools, ICPP-2002, International Conference on Parallel Processing, Vancouver, British Columbia, Canada

  • 2002年08月
     
     

    Other Society  Program Committee on Compilers and Languages, ICPP-2002, International Conference on Parallel Processing, Vancouver, British Columbia, Canada

  • 2002年01月
    -
    2002年06月

    ACM  Program Committee, ICS'02, 16th ACM International Conference on Supercomputing, N.Y., U.S.A

  • 2001年06月
    -
    2002年06月

    情報処理学会  JSPP2002実行委員

  • 2002年05月
     
     

    Other Society  Program Committee, ISHPC-Ⅳ, The 4th International Symposium on High Performance Computing

  • 2002年02月
    -
    2002年05月

    Other Society  Program Committee, WOMPEI 2002, International Workshop on OpenMP : Experiences and Implementations

  • 2002年04月
     
     

    Other Society  Program Committee, HIPS02, The 7th International Workshop on High-Level Parallel Programming Models and Supportive Environments, held in conjunction with IPDPS2002, Ft.Lauderdale, U.S.A.

  • 2001年12月
    -
    2002年03月

    日本情報処理開発協会  「次世代電子情報基盤人材調査委員会」委員

  • 2001年12月
    -
    2002年03月

    日本情報処理開発協会  「次世代情報人材調査研究WG委員会」委員

  • 2000年04月
    -
    2002年03月

    日本原子力研究所  研究嘱託 並列処理基本システムの研究開発

  • 2001年04月
    -
    2002年03月

    情報処理学会  平成13年度代表会員

  • 2002年02月
     
     

    日本原子力研究所  研究系職員中途採用試験研究業績評価委員

  • 2001年06月
     
     

    Other Society  Organizing Committee, PDPTA'01, International Conference on Parallel Processing and Distributed Processing Techniques and Applications, Las Vegas, Nevada, U.S.A.

  • 2000年06月
    -
    2001年06月

    情報処理学会  JSPP2001実行委員

  • 2000年04月
    -
    2001年05月

    情報処理学会  論文誌並列処理特集号編集委員会委員長

  • 2000年10月
    -
    2001年03月

    東京大学  大学院理学系研究科博士学位論文審査委員

  • 2000年10月
    -
    2001年03月

    日本情報処理開発協会先端情報技術研究所  「次世代電子情報基盤技術調査委員会」委員長

  • 1999年10月
    -
    2001年03月

    日本情報処理開発協会先端情報技術研究所  「HECC(High End Computing and Communication) ワーキンググループ」委員

  • 1999年06月
    -
    2001年03月

    日本原子力研究所  第4回原子力におけるスーパーコンピューティング国際会議組織委員会委員

  • 1997年04月
    -
    2001年03月

    東京電力株式会社  学術評価委員会

  • 1996年09月
    -
    2001年03月

    経済産業省  「産学官情報政策フォーラム」国内調査WG4(情報・システム[HPC])主査

  • 2001年03月
    -
     

    京都大学  大型計算機センター第66回研究セミナー講師

  • 2000年06月
    -
    2001年03月

    情報処理学会  著作権調査委員

  • 2000年10月
     
     

    Other Society  Program Co-Chair, ISHPC'2000, International Symposium on High Performance Computing

  • 2000年05月
    -
    2000年10月

    Other Society  Steering Committee, ISHPC2000, International Workshop on OpenMP: Experiences and Implementations

  • 2000年09月
     
     

    Other Society  Steering Committee, JAERI Nuclear Supercomputing 2000

  • 2000年08月
     
     

    Other Society  Program Committee, ICPP2000, International Conference on Parallel Processing 2000 The Westin Habor Castle, Toronto, Canada

  • 2000年05月
     
     

    Other Society  Program Committee, HPC-Asia 2000, Beijing, China

  • 1999年06月
    -
    2000年05月

    情報処理学会  JSPP2000プログラム委員長

  • 2000年04月
    -
     

    Other Society  Editorial advisory board, Scientific Programming John Wiley & Sons, Inc.

  • 1999年12月
    -
    2000年03月

    日本情報処理開発協会先端情報技術研究所  「超先端電子基盤技術調査委員会」委員

  • 1999年07月
    -
    2000年03月

    日本情報処理開発協会  「スーパーコンパイラ・テクノロジ調査研究委員会 並列化コンパイラWG」主査

  • 1999年07月
    -
    2000年03月

    日本情報処理開発協会  「スーパーコンパイラ・テクノロジ調査研究委員会」委員

  • 1999年04月
    -
    2000年03月

    日本原子力研究所  研究評価委員会専門委員 計算科学技術専門部会

  • 1997年04月
    -
    2000年03月

    日本原子力研究所  第1種客員研究員

  • 1996年04月
    -
    2000年03月

    情報処理学会  計算機アーキテクチャ研究会連絡委員

  • 1997年11月
    -
    1999年11月

    Other Society  Program Committee, ISHPC'97, Institute of Systems & Information Technologies/ KYUSHU, Fukuoka

  • 1999年09月
     
     

    Other Society  Program Committee, ICPP'99, Aizu Univ., Fukushima, Japan

  • 1999年06月
    -
    1999年07月

    Other Society  Program Committee, PDPTA'99, Las Vegas, Nevada, U.S.A.

  • 1999年03月
    -
    1999年06月

    ACM  Program Committee, 13th ACM ICS Workshop on Scheduling Algorithms for Parallel/Distributed Computing -From Theory to Practice-, Rhodes, Greece

  • 1999年01月
    -
    1999年06月

    ACM  Program Committee, ICS'99, 13th ACM International Conference on Supercomputing, Rhodes, Greece

  • 1999年05月
     
     

    Other Society  Program Committee, ISHPC'99, Keihan International Plaza, Kyoto, Japan

  • 1999年02月
    -
    1999年03月

    日本原子力研究所  研究評価委員会専門委員 計算ソフト専門部会

  • 1999年01月
    -
    1999年03月

    日本原子力研究所  研究系職員採用に係わる研究業績評価委員

  • 1999年01月
    -
    1999年03月

    日本情報処理開発協会  「スーパーコンパイラ・テクノロジ調査研究委員会 並列化コンパイラWG」主査

  • 1999年01月
    -
    1999年03月

    日本情報処理開発協会  「スーパーコンパイラ・テクノロジ調査研究委員会」委員

  • 1998年10月
    -
    1999年03月

    日本原子力研究所  博士研究員研究業績評価委員会(計算科学技術推進センター)委員

  • 1996年10月
    -
    1999年03月

    日本情報処理開発協会先端情報技術研究所  「ペタフロップス・マシン研究動向調査WG」委員

  • 1998年05月
    -
    1998年12月

    文部科学省  地球シミュレータ中間評価委員会委員

  • 1998年03月
    -
    1998年09月

    日本情報処理開発協会先端情報技術研究所  「スーパーコンパイラシステム技術調査研究委員会」委員

  • 1998年07月
     
     

    Other Society  Program Committee, PDPTA'98, Las Vegas, Nevada, U.S.A.

  • 1998年06月
     
     

    Other Society  Organizing Committee, SGDC'98 The Symposium on Global Distributed Computing Toward The Year 2010, Waseda Univ., Tokyo, Japan

  • 1997年06月
    -
    1998年05月

    情報処理学会  論文誌編集委員会Hグループ主査

  • 1993年06月
    -
    1998年05月

    情報処理学会  論文誌編集委員

  • 1996年01月
    -
    1998年03月

    航空宇宙技術研究所  「知的生産活動における創造性支援に関する基盤的研究」第3分科会委員

  • 1997年09月
    -
    1998年03月

    情報処理学会  論文誌・研究会合同委員会委員

  • 1995年04月
    -
    1998年03月

    情報処理学会  アルゴリズム研究会連絡委員

  • 1986年04月
    -
    1998年03月

    電気学会  情報処理技術委員会幹事

  • 1995年10月
    -
    1997年12月

    電気学会  並列処理技術動向専門調査委員会委員長

  • 1993年01月
    -
    1997年12月

    情報処理学会  論文賞選定委員

  • 1997年08月
     
     

    Other Society  Program Committee, ICPP'97, Bloomingdale, Illinois

  • 1997年07月
    -
     

    日本原子力研究所  研究系職員採用に係わる研究業績評価委員

  • 1997年02月
    -
    1997年07月

    ACM  Program Committee, ICS'97, 11th ACM International Conference on Supercomputing, Vienna, Austria

  • 1996年06月
    -
    1997年05月

    情報処理学会  論文誌編集委員会Hグループ副査

  • 1994年04月
    -
    1997年03月

    新情報処理開発機構(RWC)  超並列アーキテクチャワークショップ委員

  • 1996年05月
    -
    1997年03月

    電子情報通信学会  英文論文誌D「Parallel and Distributed Supercomputing」特集号(平成9年4月号)編集委員会幹事

  • 1993年04月
    -
    1997年03月

    情報処理学会  システムソフトウェアとOS研究会連絡委員

  • 1996年10月
     
     

    IEEE  Program Committee, SPDP'96, 8th Symposium on Parallel and Distributed Processing, New Orleans, Louisiana, U.S.A.

  • 1995年11月
    -
    1996年05月

    ACM  Program Vice Chair, ICS'96, 10th ACM International Conference on Supercomputing, Philadelphia, Pennsylvania, U.S.A

  • 1994年06月
    -
    1996年03月

    電子情報通信学会  マルチメディアインフラストラクチャ&サービスに関する研究専門委員会委員

  • 1993年01月
    -
    1995年12月

    情報処理学会  全国大会プログラム編成委員

  • 1995年11月
     
     

    IEEE  Program Committee, ICECCS'95, First IEEE International Conference on Engineering of Complex Computer Systems, Westin Cypress Creek Hotel, Ft. Lauderdale, Florida, U.S.A

  • 1995年02月
    -
    1995年07月

    ACM  Program Committee, ICS'95, 9th ACM International Conference on Supercomputing, Barcelone, Spain

  • 1994年06月
    -
    1995年05月

    情報処理学会  JSPP'95プログラム委員

  • 1995年01月
    -
    1995年03月

    日本原子力研究所  研究評価委員会専門委員 計算科学技術専門部会

  • 1995年01月
    -
    1995年03月

    航空宇宙技術研究所  研究評価委員会専門部会専門委員(計算科学専門部会)

  • 1995年
     
     

    電気学会  電子・情報・システム部門大会「マルチプロセッサ・スーパーコンピュータの動向」シンポジウム企画

  • 1994年
    -
    1995年

    電子情報通信学会  和文論文誌D「実時間処理システムとその応用」特集号編集委員

  • 1994年01月
    -
    1994年12月

    情報処理学会  電気連合大会プログラム委員

  • 1994年09月
     
     

    Other Society  Program Committee, CONPAR'94/ VAPP VI International Conference on Parallel Processing and Vector and Parallel Processing in Computational Sciences, Linz, Austria (Springer-Verlag)

  • 1992年10月
    -
    1994年09月

    電気学会  産業界における並列処理計算機技術動向調査専門委員会委員長

  • 1993年11月
    -
     

    電気学会  論文誌C11月号「並列処理技術」ゲストエディタ

  • 1993年06月
    -
     

    情報処理学会  論文誌査読委員

  • 1992年06月
    -
    1993年05月

    情報処理学会  JSPP'93プログラム委員

  • 1992年06月
    -
    1993年05月

    情報処理学会  会誌編集委員会HWG主査

  • 1990年06月
    -
    1993年05月

    情報処理学会  会誌編集委員

  • 1993年01月
    -
    1993年03月

    九州大学  総合理工学研究科非常勤講師

  • 1991年
    -
    1993年

    電子情報通信学会  コンピュータシステム研究会幹事

  • 1992年01月
    -
    1992年12月

    情報処理学会  奨励賞選定委員

  • 1991年06月
    -
    1992年05月

    情報処理学会  会誌編集委員会HWG副査

  • 1988年04月
    -
    1991年03月

    電気学会  シミュレーション技術体系化調査専門委員会委員

  • 1988年06月
    -
    1990年05月

    情報処理学会  会誌文献ニュース委員会委員

  • 1988年04月
    -
    1990年03月

    日本電子工業振興協会  「分散計算機制御システム調査専門委員会」幹事

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所属学協会

  • 2023年01月
    -
    継続中

    IEEE Life Fellow

  • 2020年06月
    -
    継続中

    日本工学アカデミー理事

  • 2019年01月
    -
    継続中

    一般社団法人 産業競争力懇談会(COCN) 理事

  • 2017年11月
    -
    継続中

    IEEE Eta Kappa Nu Professional member,

  • 2017年05月
    -
    継続中

    公益社団法人日本工学アカデミー

  • 2017年04月
    -
    継続中

    日本学術会議連携会員

  • 2017年01月
    -
    継続中

    IEEE Fellow

  • 2017年01月
    -
    継続中

    公益財団法人 大川情報通信基金 評議員

  • 2016年02月
    -
    継続中

    IEEE Senior Member,

  • 2015年06月
    -
    継続中

    情報処理学会フェロー

  • 1987年04月
    -
    継続中

    ACM

  • 1986年01月
    -
    継続中

    IEEE Professional member

  • 1983年01月
    -
    継続中

    日本ロボット学会

  • 1982年06月
    -
    継続中

    IEEE Computer Society

  • 1982年06月
    -
    継続中

    日本シミュレーション学会

  • 1982年04月
    -
    継続中

    電子情報通信学会

  • 1982年01月
    -
    継続中

    IEEE

  • 1981年04月
    -
    継続中

    情報処理学会

  • 2018年01月
    -
    2018年12月

    IEEE Computer Society President

  • 1980年04月
    -
     

    電気学会

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研究分野

  • 計算機システム

研究キーワード

  • 並列処理、並列化コンパイラ、マルチコアプロセッサ、グリーンコンピューティング, 計算機科学

受賞

  • Life Fellow

    2023年01月   IEEE  

  • テレコム先端技術研究支援センター(SCAT)表彰 会長大賞

    2021年01月   テレコム先端技術研究支援センター(SCAT)  

    受賞者: 笠原博徳

  • 情報処理学会功績賞

    2020年06月   情報処理学会  

    受賞者: 笠原博徳

  • Spirit of the IEEE Computer Society Award

    2019年10月   IEEE Computer Society   世界におけるコンピュータ技術の研究・教育・標準化の発展に向けた顕著な貢献  

    受賞者: Hironori Kasahara

  • Fellow

    2017年01月   IEEE  

    受賞者: Hironori Kasahara

  • 情報処理学会 フェロー

    2015年06月  

    受賞者: 笠原博徳

  • 平成26年度科学技術分野の文部科学大臣表彰科学技術賞研究部門

    2014年04月  

    受賞者: 笠原 博徳, 木村 啓二

  • IEEE Computer Society Golden Core Member

    2010年02月   IEEE  

    受賞者: Hironori Kasahara

  • Intel 2008 Asia Academic Forum Best Research Award

    2008年10月   Intel  

    受賞者: Hironori Kasahara

  • 半導体産業新聞主催 第15回 LSI・オブ・ザ・イヤー 2008 準グランプリ

    2008年07月  

  • STARC(半導体理工学研究センター)共同研究賞

    2005年01月  

  • 情報処理学会 坂井記念特別賞

    1997年  

  • IFACワールドコングレス第1回若手著者賞

    1987年   IFAC (International Federation of Automatic Control)  

    受賞者: Hironori Kasahara

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メディア報道

  • 早稲田大学量子技術社会実装拠点​設立シンポジウム

    インターネットメディア

    早稲田大学量子技術社会実装拠点HP  

    2024年03月

  • アドバンストマルチコアプロセッサ研究所「IEEE ACM SC2023」に出展しました。

    インターネットメディア

    早大グリーン・コンピューティング・システム研究機構 研究所ニュース  

    2024年02月

  • IEEE Computer Society (CS) Leaders Reveal Predictions on the Technologies to Watch in 2024: Generative AI leads expectations for the greatest impact this year

    インターネットメディア

    IEEE Computer Society, LOS ALAMITOS, Calif.  

    2024年01月

  • IEEE Computer Society Leaders Reveal Predictions on the Technologies to Watch in 2024

    インターネットメディア

    HPCwire  

    2024年01月

  • IEEE Computer Society (CS) Leaders Reveal Predictions on the Technologies to Watch in 2024

    インターネットメディア

    IEEE Computer Society  

    2024年01月

  • アクセラレータ付きマルチコア上でのリアルタイム制御計算の自動並列化・低消費電力化コンパイラ技術

    インターネットメディア

    TIER IV Workshop 2023 自動運転におけるAIコンピューティング  

    2023年07月

  • 【都民が選ぶ】「教授が魅力的だと思う大学」ランキングTOP25! 第1位は「東京大学」【2023年最新調査結果】第2位:早稲田大学

    インターネットメディア

    ねとらぼ  

    2023年04月

  • 【70代以上に聞いた】「教授が魅力的だと思う大学」ランキング! 第2位「早稲田大学」、第1位は?

    インターネットメディア

    ねとらぼ  

    2023年03月

  • RU11 special programme: Challenges and prospects for the World University Rankings: Japanese universities perspectives

    その他

    THE Asia Universities Summit 2022, EVENT REPORT  

    2022年05月

  • 早稲田渋谷シンガポール校, 2022.04.21, 2022年度入学式が挙行されました:笠原博徳副総長には来賓としてご参加いただき、ご祝辞を賜りました

    インターネットメディア

    早稲田渋谷シンガポール校ホームページ  

    2022年04月

  • 早稲田大学力拒逆流 開放創新生態促進国際化

    新聞・雑誌

    亜洲週刊, 2022年第17期 2022/4/25-5/1号  

    2022年04月

  • 産学橋渡しのための政策と体制 2.3.3 早稲田大学

    その他

    JST CRODS 調査報告書「イノベーションエコシステム形成に向けた産学橋渡しの現状と課題」, CRDS-FY2021-RR-04  

    2022年03月

  • 早大が「WOI'22」:イノベーションの情報共有、カーボンニュートラル研究も

    インターネットメディア

    みんなの経済新聞ネットワーク,Yahoo Japan News  

    2022年02月

  • Waseda Carbon Net Zero Challenge: Advanced Research -Interview with Waseda University Senior Executive Vice President Hironori Kasahara-

    インターネットメディア

    Waseda Net Carbon Zero Challenge Home Page  

    2022年01月

  • Waseda Open Innovation Forum 2022 (WOI'22) Promotion Video

    インターネットメディア

    Waseda Univ. HP  

    2022年01月

  • WOIフォーラム'22 紹介ビデオ

    インターネットメディア

    早稲田オープン・イノベーション・フォーラム2022 ホームページ  

    2022年01月

  • The Future of Tech: 2022 Technology Predictions Revealed

    その他

    IEEE Computer Society  

    2022年01月

  • Computing Experts Release Scorecard for IEEE Computer Society’s 2021 Tech Predictions

    インターネットメディア

    HPC-Wire  

    2021年12月

  • 大学の声、企業の声:早稲田大学 オープンイノベーション戦略研究機構機構長 笠原 博徳

    インターネットメディア

    文部科学省オープンイノベーション機構の整備事業ホームページ  

    2021年12月

  • Waseda Carbon Net Zero Challenge カーボンニュートラル達成への取り組み:最先端研究 笠原博徳副総長インタビュー

    インターネットメディア

    Waseda Net Carbon Zero Challenge ホームページ  

    2021年11月

  • コマツ大橋会長が早稲田大学の研究の現場を訪問

    その他

    早稲田大学HP  

    2021年10月

  • 2020年度SCAT表彰 会長大賞 笠原 博徳教授が受賞しました【7/7 受賞記念講演】

    インターネットメディア

    執筆者: 本人以外  

    早大グリーン・コンピューティング・システム研究機構 研究所ニュース  

    2021年06月

  • 早稲田大学 時代を切り開く伝統と校風

    インターネットメディア

    執筆者: 本人以外  

    朝日新聞「大学力2021」  

    2021年05月

  • 研究成果展開事業 大学発新産業創出プログラム<社会還元加速プログラム(SCORE)大学推進型(拠点都市環境整備型)>2020年度採択機関の決定について

    その他

    科学技術振興機構  

    2021年03月

  • 早稲田大学オープンイノベーション戦略研究機構

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2021年03月

  • program of Start up incubation from COre REsearch : SCORE

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2021年03月

  • 【WOI'21】早稲田オープン・イノベーション・フォーラム開催告知!

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2021年02月

  • Engineering Education in the Age of Autonomous Machines

    インターネットメディア

    CoRR abs/2102.07900  

    2021年02月

  • 新しい世界価値の創造

    インターネットメディア

    Waseda Net Carbon Zero Challenge ホームページ  

    2021年

  • オックスフォード大学との研究交流促進へ

    会誌・広報誌

    執筆者: 本人以外  

    早稲田大学広報誌 CAMPUS NOW, Vol. 238  

    2021年01月

  • 60th Anniversary of the Information Processing Society of Japan (IPSJ) --60 Years of Historical Accomplishments and Advancements in Computing--

    その他

    執筆者: 本人以外  

    IEEE Computer Society  

    2020年12月

  • 早稲田オープン・イノベーション・フォーラム2021

    その他

    執筆者: 本人以外  

    早稲田大学HP  

    2020年12月

  • イノベーションを実現する早稲田大学の研究推進 -早稲田大学HP-

    その他

    執筆者: 本人以外  

    早稲田大学HP  

    2020年12月

  • イノベーションを実現する早稲田大学の研究推進

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学広報誌 CAMPUS NOW  

    2020年12月

  • 1989年イリノイ大学での研究が想像していなかった未来を

    その他

    執筆者: 本人以外  

    公益財団法人村田海外留学奨学会創設50周年記念誌 pp.38  

    2020年10月

  • イノベーションを実現する早稲田大学の研究推進

    その他

    執筆者: 本人以外  

    早稲田大学広報誌 CAMPUS NOW, Vol. 237 pp.6  

    2020年10月

  • イノベーション・エコシステムを支える大学の役割

    その他

    執筆者: 本人以外  

    Road to Silicon Valley Event Summary Report pp.5  

    2020年10月

  • 世界で輝くWASEDA」を目指して 121号館から始まる産官学連

    その他

    執筆者: 本人以外  

    早稲田ウィークリー  

    2020年10月

  • 2020年度GITIフォーラム『ICT技術で乗り切るコロナ社会』開催

    その他

    執筆者: 本人以外  

    早稲田大学HP  

    2020年09月

  • 4月からの大学等遠隔授業に関する取組状況共有サイバーシンポジウム

    インターネットメディア

    執筆者: 本人以外  

    国立情報学研究所  

    2020年09月

  • IoTやAI人材育成へ 県がコマツ、早大と協定 -読売新聞 地方版-

    インターネットメディア

    執筆者: 本人以外  

    読売新聞 地方版  

    2020年09月

  • 産学官でデジタル技術の人材育成 -NHK 石川-

    インターネットメディア

    執筆者: 本人以外  

    NHK 石川  

    2020年09月

  • 高度人材育成へ協力 県とコマツ、早大が連携協定/石川 -毎日新聞 地方版-

    インターネットメディア

    執筆者: 本人以外  

    毎日新聞 地方版  

    2020年09月

  • 石川から先端技術人材を 石川県、コマツ、早大が協定締結 -北國新聞-

    インターネットメディア

    執筆者: 本人以外  

    北國新聞  

    2020年09月

  • AI技術者など育成「学校」開講 石川県、コマツ、早大 連携 -北陸中日新聞-

    インターネットメディア

    執筆者: 本人以外  

    北陸中日新聞  

    2020年09月

  • IoTやAI人材育成へ 県がコマツ、早大と協定

    新聞・雑誌

    執筆者: 本人以外  

    読売新聞 地方版  

    2020年09月

  • 高度人材育成へ協力 県とコマツ、早大が連携協定/石川

    新聞・雑誌

    執筆者: 本人以外  

    毎日新聞 地方版  

    2020年09月

  • 石川から先端技術人材を 石川県、コマツ、早大が協定締結

    新聞・雑誌

    執筆者: 本人以外  

    北國新聞  

    2020年09月

  • AI技術者など育成「学校」開講 石川県、コマツ、早大 連携

    新聞・雑誌

    執筆者: 本人以外  

    北陸中日新聞  

    2020年09月

  • 産学官でデジタル技術の人材育成

    テレビ・ラジオ番組

    執筆者: 本人以外  

    NHK 石川  

    2020年09月

  • 石川県、コマツ、早稲田大 IoT人材育成など連携協定締結式 -MRO北陸放送-

    インターネットメディア

    執筆者: 本人以外  

    MRO北陸放送  

    2020年09月

  • 石川県、コマツ、早稲田大 IoT人材育成など連携協定締結式

    テレビ・ラジオ番組

    執筆者: 本人以外  

    MRO北陸放送  

    2020年09月

  • 笠原副総長がシンポジウムにて本学のCOVID-19についての対応に関する講演を行いました

    その他

    執筆者: 本人以外  

    早稲田大学 大学総合研究センター  

    2020年07月

  • University-wide agreement concluded between Oxford and Waseda

    その他

    執筆者: 本人以外  

    Waseda Univ. HP  

    2020年04月

  • オックスフォード大学と大学間協定締結

    その他

    執筆者: 本人以外  

    早稲田大学HP  

    2020年04月

  • University of Oxford signs Memorandum of Understanding with Waseda University

    その他

    執筆者: 本人以外  

    University of Oxford HP  

    2020年04月

  • 早大、産学連携施設を開設 200社超の利用見込む

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    2020年04月

  • 東京大学と連携・協力の推進に関する基本協定書締結

    その他

    執筆者: 本人以外  

    早稲田大学HP  

    2020年03月

  • EECS Seminar: Green Multicore Computing

    インターネットメディア

    執筆者: 本人以外  

    Samueli School of Engineering University of California, Irvine  

    2020年02月

  • How Waseda University is Helping Japan Stay Competitive

    その他

    執筆者: 本人以外  

    Science Magazine, Vol. 367, Issue.6479  

    2020年02月

  • Robots, Baseball, and Bilingualism Embody Waseda University' s Culture of Scholarship

    その他

    執筆者: 本人以外  

    Science Magazine, Vol.367, Issue.6478  

    2020年02月

  • Theoretical and Applied Research Help Cut Pollution

    その他

    執筆者: 本人以外  

    Science Magazine, Vol.367, Issue.6476  

    2020年01月

  • Waseda University: Driving positive change in science and society

    インターネットメディア

    執筆者: 本人以外  

    American Association for the Advancement of Science  

    2020年01月

  • --Parallelising Compiler for Green Multicore Computing-- Professor Hironori Kasahara (Waseda University)

    その他

    執筆者: 本人以外  

    University of Oxford HP  

    2019年12月

  • 世界的に活躍されている笠原博徳・副総長(研究・情報化推進)より、「早稲田大学の研究力強化に向けた取り組み~早稲田オープン・イノベーションバレー構想~」について2019年12月7日(土)商議員フォーラムにて講演がありました

    インターネットメディア

    西早稲田稲門会・早稲田ニュース(大学・校友会関連等)ホームページ  

    2019年12月

  • 筒井瑛美『世界学術サミット参加レポート』pp.8-9

    その他

    執筆者: 本人以外  

    Between:特集 教育・研究の両輪と世界大学ランキング  

    2019年11月

  • 犀牛鳥学聞 | 早稲田大学笠原副校長一行訪問騰訊

    その他

    執筆者: 本人以外  

    騰訊高校合作  

    2019年11月

  • 産業立国・日本を再興する唯一の道が、産学連携

    その他

    執筆者: 本人以外  

    LINK-J Interview Column  

    2019年10月

  • レーザー 笠原さん--イノベの日--

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    2019年10月

  • 新産業創出へ総力結集 --『イノベバレー構想』早大、施設連動--

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    2019年09月

  • Baidu ABC Institute and IEEE Computer Society Sign Memorandum of Understanding and Secure Global Partner Program

    その他

    執筆者: 本人以外  

    MarketWatch  

    2019年08月

  • Gallery of 2019 Winners: IEEE Computer Society's Board of Governors Honors Newest Award Recipients

    その他

    執筆者: 本人以外  

    Computer, IEEE CS  

    2019年06月

  • IEEE Computer Society Awards Presentations

    その他

    執筆者: 本人以外  

    Computer, IEEE CS  

    2019年06月

  • 前田建設工業株式会社 ICI総合センターを見学

    その他

    執筆者: 本人以外  

    早稲田大学HP  

    2019年05月

  • Multigrain Parallelization and Compiler/Architecture Co-design for 30 Years, Hironori Kasahara, pp.22

    その他

    執筆者: 本人以外  

    Springer Nature Switzerland AG 2019, LNCS (Lecture Notes in Computer Science) 11403, Languages and Compilers for Parallel Computing, -- 30th International Workshop, LCPC 2017, College Station, TX, USA, October 11?13, 2017, Revised Selected Papers  

    2019年04月

  • Thank you Prof. Vivek Sarkar @GerogiaTech GT Computing for visiting @Waseda_Univ and giving a talk

    その他

    執筆者: 本人以外  

    早稲田大学 Twitter  

    2019年03月

  • Computer Society marks Russia's 70th anniversary in computer science

    その他

    執筆者: 本人以外  

    Computer, IEEE CS  

    2018年12月

  • Welcome to SC18 Supercomputing Conference, with world's fastest temporary network at 4.02 terabytes a second. How fast is that? Enough to download Netflix's entire HD movie library in 45 seconds.

    その他

    執筆者: 本人以外  

    Computer, IEEE CS  

    2018年12月

  • IEEE Computer Society Brings Tencent and Waseda University Together for Special Event

    インターネットメディア

    執筆者: 本人以外  

    IEEE Computer Society  

    2018年12月

  • Tencent Travels to IEEE Computer Society President's Research Center in Japan to Discuss Supercomputing, Robotics under Global Partner Program

    その他

    執筆者: 本人以外  

    Computer, IEEE CS  

    2018年12月

  • Gallery of 2018 IEEE Computer Society Award Winners

    その他

    執筆者: 本人以外  

    Computer, IEEE CS  

    2018年12月

  • 早稲田大 世界トップ級狙う より優れた教員採用に力 早稲田大学新総長 田中愛治氏に聞く 外国籍教員に固執せず、大学院拡充見直す

    新聞・雑誌

    執筆者: 本人以外  

    日本経済新聞  

    2018年12月

  • Hironori Kasahara congratulated ISP RAS and IEEE Computer Society Russia with the 70th anniversary of IT

    インターネットメディア

    執筆者: 本人以外  

    ISP RAS HP (Ivannikov Institute for System Programming of the RAS)  

    2018年11月

  • ACM Ken Kennedy Award

    その他

    執筆者: 本人以外  

    ACM HP  

    2018年11月

  • Vice President, Executive Vice President,Executive Directors and Auditors 副総長、常任理事、理事および監事

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2018年11月

  • Vice President, Executive Vice President, Executive Directors and Auditors

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2018年11月

  • オスカーテックコンパイラ 顧客の逐次プログラムを並列化

    その他

    執筆者: 本人以外  

    電波新聞  

    2018年10月

  • 2018中国計算机大会在杭州隆重挙行"

    その他

    執筆者: 本人以外  

    大会新聞CNCC News  

    2018年10月

  • "Global AI Narratives" (ケンブリッジ大学) ケンブリッジ大学とのAIに関する国際ワークショップ(招待制)

    インターネットメディア

    執筆者: 本人以外  

    高橋利枝オフィシャルウェブサイト  

    2018年09月

  • Global AI Narratives - Tokyo Workshop (invitation only: up to 40)

    インターネットメディア

    執筆者: 本人以外  

    Toshie Takahashi Official Website  

    2018年09月

  • 30年の粘りが生んだ:マルチコアCPUの"真価"を引き出す自動並列化ソフト

    インターネットメディア

    執筆者: 本人以外  

    EE Times Japan  

    2018年08月

  • 国重成功主弁ACM ICS-2018大会

    インターネットメディア

    執筆者: 本人以外  

    中国科学院計算技術研究所  

    2018年07月

  • 組込み向けマルチ・メニーコア ソフトウェア開発テクニカルセミナー開催のお知らせ

    インターネットメディア

    執筆者: 本人以外  

    ガイオ・テクノロジー株式会社  

    2018年07月

  • 情報学の分野における若手研究者を表彰 ~情報処理学会とIEEE-CSによる表彰制度を新設~

    インターネットメディア

    執筆者: 本人以外  

    Dream News  

    2018年07月

  • [プレスリリース]情報学の分野における若手研究者を表彰 ~情報処理学会とIEEE-CS による表彰制度を新設~

    インターネットメディア

    執筆者: 本人以外  

    情報処理学会  

    2018年07月

  • Name of HKN Chapter

    インターネットメディア

    執筆者: 本人以外  

    IEEE HP  

    2018年07月

  • 世界的に活躍している教授陣から直接学べ高いレベルの研究ができることが魅力

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2018年07月

  • Proxor and IEEE Computer Society (CS) to co-host the COMPSAC 2018 Software Developer-Java Programming T1 Challenge

    インターネットメディア

    執筆者: 本人以外  

    Proxor and IEEE Computer Society (CS)  

    2018年06月

  • "協調設計"にとらわれず、ユーザー最適の製品を作る -日経XTECH-

    インターネットメディア

    執筆者: 本人以外  

    日経XTECH  

    2018年04月

  • "協調設計"にとらわれず、ユーザー最適の製品を作る

    その他

    執筆者: 本人以外  

    日経エレクトロニクス  

    2018年04月

  • Meet Hironori Kasahara, The 2018 President of the IEEE Computer Society

    その他

    執筆者: 本人以外  

    Interface, IEEE CS  

    2018年04月

  • 会見IEEE計算机協会2018年主席笠原博德。他的計劃是什麼?

    その他

    執筆者: 本人以外  

    IEEE計算机協会  

    2018年03月

  • Computer and IEEE Micro Magazines Highlight Intel's Loihi, a Revolutionary Neuromorphic 'Self-Learning' Chip

    その他

    執筆者: 本人以外  

    KSLA NEWS12  

    2018年03月

  • Meet Hironori Kasahara, The 2018 President Of The IEEE Computer Society. What Are His Plans?

    その他

    執筆者: 本人以外  

    Computer, IEEE CS  

    2018年03月

  • Now Accepting Nominations for Computer Society Officer Positions

    その他

    執筆者: 本人以外  

    Interface, IEEE CS  

    2018年03月

  • Hironori Kasahara Edit Profile computer science educator

    インターネットメディア

    執筆者: 本人以外  

    Prabook  

    2018年01月

  • 新入正会員のご紹介

    その他

    執筆者: 本人以外  

    EAJ News  

    2017年12月

  • Future of Green Multicore Computing

    インターネットメディア

    執筆者: 本人以外  

    Dipartimento di Elettoronica  

    2017年07月

  • Message from the CAP 2017 Organizing Committee

    インターネットメディア

    執筆者: 本人以外  

    COMPSAC 2017  

    2017年07月

  • Automatic Cache and Local Memory Optimization for Multicores

    インターネットメディア

    執筆者: 本人以外  

    17th INTERNATIONAL FORUM ON MPSoC  

    2017年07月

  • 2017年 新Fellow授賞式と懇親会[Bulletin106号]

    その他

    執筆者: 本人以外  

    IEEE 東京支部  

    2017年05月

  • 2016年度下半期研究関連記事閲覧数ランキング 早稲田の研究力が世界で評価されています

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2017年04月

  • 5年先行く並列ソフト技術、デスバレーの先に巨大市場

    インターネットメディア

    執筆者: 本人以外  

    日経テクノロジーオンライン  

    2017年04月

  • Cool Chips, Low Power Multicores, Open the Way to the Future

    インターネットメディア

    執筆者: 本人以外  

    COOL CHIPS2017  

    2017年04月

  • 未来のコンピューターが作る、その先の未来とは?-- 『戦略的コンピューティングイニシアティブ』を開催 --

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2017年04月

  • ソフトウェアの並列化技術を提供するベンチャーの オスカーテクノロジー株式会社への出資を決定

    インターネットメディア

    執筆者: 本人以外  

    株式会社産業革新機構HP  

    2017年03月

  • INCJ to invest in Oscar Technology Corporation A venture company providing software parallelization technology

    インターネットメディア

    執筆者: 本人以外  

    Innovation Network Corporation of Japan HP  

    2017年03月

  • 70年の歴史上初めて米国・カナダ以外から選出 --理工学術院 笠原教授がIEEE Computer Society会長に--

    その他

    執筆者: 本人以外  

    CAMPUS NOW  

    2017年02月

  • 米国のExascaleプロジェクトの基本計画が明らかに

    インターネットメディア

    執筆者: 本人以外  

    マイナビニューステクノロジー  

    2017年01月

  • 70年の歴史上初めて米国・カナダ以外から選出 --理工学術院 笠原教授がIEEE Computer Society会長に--

    インターネットメディア

    執筆者: 本人以外  

    読売新聞  

    2017年01月

  • International Workshop on A Strategic Initiative of Computing: Systems and Applications (SISA): Integrating HPC, Big Data, AI and Beyond

    インターネットメディア

    執筆者: 本人以外  

    Japan ROBOT Database System  

    2017年01月

  • International Workshop on A Strategic Initiative of Computing: Systems and Applications (SISA): Integrating HPC, Big Data, AI and Beyond

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学スーパーグローバル大学創成支援(SGU)  

    2016年12月

  • International Workshop on A Strategic Initiative of Computing: Systems and Applications (SISA): Integrating HPC, Big Data, AI and Beyond

    インターネットメディア

    執筆者: 本人以外  

    SGU, Waseda University  

    2016年12月

  • The future of tech: 16 trends for 2017 through 2022

    インターネットメディア

    執筆者: 本人以外  

    Health Data Management  

    2016年12月

  • 理工、笠原教授が世界最大の研究者・技術者組織IEEEフェローに選出

    インターネットメディア

    執筆者: 本人以外  

    iptops.com  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    Yahoo finance  

    2016年12月

  • 理工学術院、笠原教授が世界最大の研究者・技術者組織IEEEフェローに選出

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2016年12月

  • 理工学術院、笠原教授が世界最大の研究者・技術者組織IEEEフェローに選出

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学理工学術院  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    EconoTimes  

    2016年12月

  • IEEE Computer Society Predicts the Future of Tech for 2017 and Next Five Years

    インターネットメディア

    執筆者: 本人以外  

    Yahoo singapore finance  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    The Sacramento Bee  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    StreetInsider  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    Silicon Valley Business Journal  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    San Francisco Business Times  

    2016年12月

  • IEEE Computer Society Predicts the Future of Tech for 2017 and Next Five Years

    インターネットメディア

    執筆者: 本人以外  

    PR Newswire  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    Pittsburgh Post-Gazette  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    New York Business Journal  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    MarketWatch  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    ITBusinessNet  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    infoTECH Spotlight  

    2016年12月

  • IEEE Computer Society Predicts the Future of Tech for 2017 and Next Five Years

    インターネットメディア

    執筆者: 本人以外  

    IEEE Computer Society  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    EE Times  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    Denver Business Journal  

    2016年12月

  • IEEE Computer Society expects blockchain technology to reach adoption in 2017

    インターネットメディア

    執筆者: 本人以外  

    Boston Business Journal  

    2016年12月

  • 2017 Newly Elevated Fellows

    インターネットメディア

    執筆者: 本人以外  

    IEEE Computer Society  

    2016年12月

  • IEEE Computer Society Japan Chapter Young Author Award 2016 及び笠原教授2018年会長就任記念の基調講演会

    インターネットメディア

    執筆者: 本人以外  

    IEEE Computer Society Tokyo/Japan Joint Chapter  

    2016年11月

  • 西電承弁|HPC NPC等一大波國際學術會議來襲

    インターネットメディア

    執筆者: 本人以外  

    必品文章網  

    2016年10月

  • 西電承弁|HPC NPC等一大波國際學術會議來襲

    インターネットメディア

    執筆者: 本人以外  

    西電承弁  

    2016年10月

  • 西電承弁第十三届網絡与并行計算国際会議

    インターネットメディア

    執筆者: 本人以外  

    西安電子科技大学学術信息網  

    2016年10月

  • 西電承弁第十三届網絡与并行計算国際会議

    インターネットメディア

    執筆者: 本人以外  

    西安電子科技大学新聞網  

    2016年10月

  • IEEE Computer Society elects its first president from Japan in its 70-year history

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2016年10月

  • 理工学術院・笠原教授がIEEE Computer Society会長に70年の歴史上初めて北米以外から選出

    インターネットメディア

    執筆者: 本人以外  

    Faculty of Science and Engineering, Waseda University  

    2016年10月

  • IEEE Computer Society elects its first president from Japan in its 70-year history

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学 Facebook  

    2016年10月

  • 早稲田大学の笠原教授が世界コンピュータ学会会長に北米以外から初選出

    インターネットメディア

    執筆者: 本人以外  

    大学ジャーナルONLINE  

    2016年10月

  • 早稲田大学の笠原教授が世界コンピュータ学会会長に北米以外から初選出

    インターネットメディア

    執筆者: 本人以外  

    IT記者会レポート  

    2016年10月

  • 笠原教授がIEEE(アイ・トリプル・イー)Computer Societyの2018年会長に選出されました

    インターネットメディア

    執筆者: 本人以外  

    早大グリーン・コンピューティング・システム研究機構 研究所ニュース  

    2016年10月

  • 理工学術院・笠原教授がIEEE Computer Society会長に70年の歴史上初めて北米以外から選出

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2016年10月

  • 理工学術院・笠原教授がIEEE Computer Society会長に70年の歴史上初めて北米以外から選出

    インターネットメディア

    執筆者: 本人以外  

    日本の研究.com  

    2016年10月

  • 理工学術院・笠原教授がIEEE Computer Society会長に70年の歴史上初めて北米以外から選出

    インターネットメディア

    執筆者: 本人以外  

    特許業界・知的財産業界情報トップスiptops.com  

    2016年10月

  • 理工学術院・笠原教授がIEEE Computer Society会長に70年の歴史上初めて北米以外から選出

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学理工学術院  

    2016年10月

  • 理工学術院・笠原教授がIEEE Computer Society会長に70年の歴史上初めて北米以外から選出

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学 Facebook  

    2016年10月

  • Hironori Kasahara Voted 2017 IEEE Computer Society President-Elect

    インターネットメディア

    執筆者: 本人以外  

    IEEE Computer Society  

    2016年09月

  • 2016 IEEE Computer Society Election Results -- Hironori Kasahara selected 2017 President-Elect (2018 President)--

    インターネットメディア

    執筆者: 本人以外  

    IEEE Computer Society  

    2016年09月

  • IEEE Computer Society Election Opens on 01 August 2016

    インターネットメディア

    執筆者: 本人以外  

    IEEE Computer Society  

    2016年07月

  • パーソン=早稲田大学理工学術院教授 笠原博徳氏 グリーンICT実現へ独自マルチコア技術確立

    新聞・雑誌

    執筆者: 本人以外  

    化学工業日報  

    2016年04月

  • 最速・省エネの両立を目指したマルチコアプロセッサ及び並列化コンパイラの製品化

    その他

    執筆者: 本人以外  

    塔  

    2016年03月

  • Passionately pursuing research and inspiring students for over 30 years

    インターネットメディア

    執筆者: 本人以外  

    WASEDA ONLINE  

    2016年02月

  • Pursuing Excitement for Over 30 Years -早稲田ウィークリー-

    インターネットメディア

    執筆者: 本人以外  

    早稲田ウィークリー  

    2016年02月

  • Pursuing Excitement for Over 30 Years

    その他

    執筆者: 本人以外  

    早稲田ウィークリー  

    2016年02月

  • 30年以上続くワクワク感--目指していることは変わらない--

    その他

    執筆者: 本人以外  

    早稲田ウィークリー  

    2016年02月

  • 30年以上続くワクワク感--目指していることは変わらない--

    インターネットメディア

    執筆者: 本人以外  

    早稲田ウィークリー  

    2016年01月

  • Gaudiot Voted 2016 Computer Society President-Elect, pp.102-103

    その他

    執筆者: 本人以外  

    Computer, IEEE Computer Society  

    2015年12月

  • 環境に優しい低消費電力コンピューター技術 社会実装へ製品化開始 --車、スマホからガン治療まで--

    新聞・雑誌

    執筆者: 本人以外  

    科学新聞  

    2015年11月

  • 早稲田大学 笠原・木村研究室

    インターネットメディア

    執筆者: 本人以外  

    Embedded Technology 2015  

    2015年11月

  • 自動車・携帯電話・がん治療まで応用可能なマルチコアプロセッサ及び並列化コンパイラ、社会実装へ

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2015年11月

  • Japanese ambassador welcomed opportunities for UD-Japan collaborations focus of visit

    インターネットメディア

    執筆者: 本人以外  

    UDaily, University of Delaware  

    2015年11月

  • 自動車・携帯電話・がん治療まで応用可能なマルチコアプロセッサ及び並列化コンパイラ、社会実装へ【早稲田大学】

    インターネットメディア

    執筆者: 本人以外  

    Automotive Engineers' Guide  

    2015年11月

  • オスカーテックコンパイラ 顧客の逐次プログラムを並列化

    その他

    執筆者: 本人以外  

    電波新聞  

    2015年10月

  • 注目の組込みシステム最新技術--オスカーテックコンパイラ 顧客の逐次プログラムを並列化--

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞  

    2015年10月

  • Global computing collaboration

    インターネットメディア

    執筆者: 本人以外  

    UDaily, University of Delaware  

    2015年09月

  • 「一般社団法人 情報処理学会」から6名の本学研究者が同時受賞

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2015年06月

  • [フェロー対象業績] 自動並列化コンパイラとコンパイラ協調型マルチコアプロセッサ技術に対する貢献

    インターネットメディア

    執筆者: 本人以外  

    一般社団法人情報処理学会  

    2015年06月

  • 低電力消費とハイパフォーマンスコンピューティングの両立に向けて:早稲田大学

    インターネットメディア

    執筆者: 本人以外  

    IT media  

    2015年06月

  • IEEE Computer Society 2022 Report: In Era of Seamless Intelligence, Information Will Be Gathered by Our Senses

    インターネットメディア

    執筆者: 本人以外  

    Forward Geek  

    2014年11月

  • Roger Fujii Voted 2015 IEEE Computer Society President-Elect

    インターネットメディア

    執筆者: 本人以外  

    IEEE Computer Society  

    2014年10月

  • Technology in 2022: A Report from the IEEE

    インターネットメディア

    執筆者: 本人以外  

    IEEE Computer Society  

    2014年10月

  • IEEE Report shows how ingrained IoT has become in our future

    インターネットメディア

    執筆者: 本人以外  

    Rethink Internet of Things  

    2014年10月

  • What will our world look like in 2022? --IEEE Computer Society

    インターネットメディア

    執筆者: 本人以外  

    @godwin. Caruana  

    2014年09月

  • IEEE: 23 technologies that could make 2022 look a whole lot different

    インターネットメディア

    執筆者: 本人以外  

    Smart itiies Council  

    2014年09月

  • IEEE Computer Society Looks to the Future with Report on Top Technologies for 2022 -Cloud Computing-

    インターネットメディア

    執筆者: 本人以外  

    Cloud Computing  

    2014年09月

  • IEEE Picks Top 23 Technologies for 2022

    インターネットメディア

    執筆者: 本人以外  

    eweek  

    2014年09月

  • IEEE Visualises The Technology Landscape in 2022

    インターネットメディア

    執筆者: 本人以外  

    Computer Business Review  

    2014年09月

  • Candidates Approved for 2014 IEEE Computer Society Election -i-Newswire.com-

    インターネットメディア

    執筆者: 本人以外  

    i-Newswire.com  

    2014年06月

  • 平成26年度 科学技術分野の文部科学大臣表彰に本学から3名 理工・笠原教授、木村教授、高等研・田邊助教 -Yomiuri Online-

    インターネットメディア

    執筆者: 本人以外  

    Yomiuri Online  

    2014年04月

  • Three Waseda professors receive Education Minister 2014 Commendations for Science and Technology

    インターネットメディア

    執筆者: 本人以外  

    The Japan News by The Yomiuri Shimbun  

    2014年04月

  • 平成26年度 科学技術分野の文部科学大臣表彰に本学から3名 理工・笠原教授、木村教授、高等研・田邊助教

    その他

    執筆者: 本人以外  

    早稲田大学プレスリリース,  

    2014年04月

  • 平成26年度 科学技術分野の文部科学大臣表彰科学技術賞 受賞者一覧

    インターネットメディア

    執筆者: 本人以外  

    文部科学省  

    2014年04月

  • 早稲田大学笠原博徳・木村啓二研究室の優れた研究成果を産業界とリンク

    インターネットメディア

    執筆者: 本人以外  

    オスカーテクノロジー株式会社  

    2014年

  • IEEE Computer Society Looks to the Future with Report on Top Technologies for 2022

    インターネットメディア

    執筆者: 本人以外  

    iReach by PR Newswire  

    2014年

  • President Elect

    インターネットメディア

    執筆者: 本人以外  

    IEEE Computer Society  

    2014年

  • IEEE predicts Top Technologies for 2022

    インターネットメディア

    執筆者: 本人以外  

    eweek  

    2014年

  • Candidates Approved for 2014 IEEE Computer Society Election

    インターネットメディア

    執筆者: 本人以外  

    Calameo  

    2014年

  • IEEE predicts top technologies for 2022

    インターネットメディア

    執筆者: 本人以外  

    Bicsi South Pacific  

    2014年

  • マルチコア用ソフト並列化 オスカーテクノロジー

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    2013年12月

  • イーソル、プログラム並列化支援サービスの研究を早稲田大学と共同で開始

    インターネットメディア

    執筆者: 本人以外  

    YAHOO! JAPAN ニュース  

    2012年11月

  • イーソル、プログラム並列化支援サービスの研究を早稲田大学と共同で開始

    インターネットメディア

    執筆者: 本人以外  

    Pixiv  

    2012年11月

  • イーソルなど、マルチコア向けプログラム並列化支援サービスの研究を開始

    インターネットメディア

    執筆者: 本人以外  

    nikoniko news  

    2012年11月

  • イーソルなど、マルチコア向けプログラム並列化支援サービスの研究を開始

    インターネットメディア

    執筆者: 本人以外  

    マイナビニュース  

    2012年11月

  • イーソル、プログラム並列化支援サービスの研究を早稲田大学と共同で開始

    インターネットメディア

    執筆者: 本人以外  

    msn topics  

    2012年11月

  • イーソルなど、マルチコア向けプログラム並列化支援サービスの研究を開始

    インターネットメディア

    執筆者: 本人以外  

    Mapionニュース  

    2012年11月

  • イーソルなど、マルチコア向けプログラム並列化支援サービスの研究を開始

    インターネットメディア

    執筆者: 本人以外  

    Livedoor NEWS  

    2012年11月

  • イーソル、プログラム並列化支援サービスの研究を早稲田大学と共同で開始

    インターネットメディア

    執筆者: 本人以外  

    japan.internet.com  

    2012年11月

  • イーソル、早稲田大学と共同で「OSCARコンパイラ」を用いたマルチコアプロセッサ向けプログラム並列化支援サービスに向けた共同研究を開始

    インターネットメディア

    執筆者: 本人以外  

    製品ナビ  

    2012年11月

  • イーソル、プログラム並列化支援サービスの研究を早稲田大学と共同で開始

    インターネットメディア

    執筆者: 本人以外  

    excite.news  

    2012年11月

  • イーソルなど、マルチコア向けプログラム並列化支援サービスの研究を開始

    インターネットメディア

    執筆者: 本人以外  

    excite.news  

    2012年11月

  • イーソル、早稲田大学と共同で「OSCARコンパイラ」を用いたマルチコアプロセッサ向けプログラム並列化支援サービスに向けた共同研究を開始

    インターネットメディア

    執筆者: 本人以外  

    イーソル株式会社プレスリリース  

    2012年11月

  • US Patent Issued to Hitachi, Renesas Electronics, Waseda University on June 12 for 'Data Transfer Unit in Multi-Core Processor' (Japanese Inventors)

    インターネットメディア

    執筆者: 本人以外  

    HighBeam RESEARCH  

    2012年06月

  • マルチコアプロセッサシステムを高性能化 並列プログラムの高速・低消費電力動作が可能に

    新聞・雑誌

    執筆者: 本人以外  

    科学新聞  

    2012年05月

  • マルチコアプロセッサ向け並列プログラムソフトウェア標準「OSCAR API」の評価環境にイーソルの「eT-Kernel Multi-Core Edition」が採用

    インターネットメディア

    執筆者: 本人以外  

    Tech -On! Nikkei BP  

    2012年05月

  • 早稲田大学を中心に策定された、マルチコアプロセッサ向け並列プログラムのソフトウェア標準「OSCAR API」 の評価環境に、イーソルのマルチコア対応「リアルタイムOS eT-Kernel Multi-Core Edition」が採用

    インターネットメディア

    執筆者: 本人以外  

    製品ナビ  

    2012年05月

  • マルチコアプロセッサシステム上で並列プログラムの高速・低消費電力動作が可能 理工・笠原研、世界初のソフトウェア標準(OSCAR API ver. 2.0)を開発・無料公開 -早大グリーン・コンピューティング・システム研究機構 研究所ニュース-

    インターネットメディア

    執筆者: 本人以外  

    早大グリーン・コンピューティング・システム研究機構 研究所ニュース  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    YAHOO! JAPAN ニュース  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    webapi.jpn.com  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    unwired job professional.jp  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    prtimes.jp  

    2012年04月

  • ホモジニアス/ヘテロジニアスマルチコア対応「OSCAR API ver.2.0」を公開

    インターネットメディア

    執筆者: 本人以外  

    PC Watch  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    マイナビニュース  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    media jam  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    livedoorニュース  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    Infoseekニュース  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    HosPit119.net  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    Hatena Bookmark  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    excite.news  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    choix.jp  

    2012年04月

  • 早大、ソフトウェア標準「OSCAR API ver.2.0」を開発

    インターネットメディア

    執筆者: 本人以外  

    apiclip.blogspot.jp  

    2012年04月

  • マルチコアプロセッサシステム上で並列プログラムの高速・低消費電力動作が可能 理工・笠原研、世界初のソフトウェア標準(OSCAR API ver. 2.0)を開発・無料公開

    その他

    執筆者: 本人以外  

    早稲田大学プレスリリース  

    2012年04月

  • 高性能スマホ 効率開発 早大、日立などと ソフト無料公開

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2012年04月

  • イーソルの「eT-Kernel Multi-Core Edition」が、マルチコアプロセッサ向けソフトウェア標準「OSCAR API」の評価環境に採用

    インターネットメディア

    執筆者: 本人以外  

    markezine.jp  

    2012年04月

  • イーソルの「eT-Kernel Multi-Core Edition」が、マルチコアプロセッサ向けソフトウェア標準「OSCAR API」の評価環境に採用

    インターネットメディア

    執筆者: 本人以外  

    高知県プレス  

    2012年04月

  • イーソルの「eT-Kernel Multi-Core Edition」が、マルチコアプロセッサ向けソフトウェア標準「OSCAR API」の評価環境に採用

    インターネットメディア

    執筆者: 本人以外  

    ipadnews.jp  

    2012年04月

  • イーソルの「eT-Kernel Multi-Core Edition」が、マルチコアプロセッサ向けソフトウェア標準「OSCAR API」の評価環境に採用

    インターネットメディア

    執筆者: 本人以外  

    イーソル株式会社プレスリリース  

    2012年04月

  • Oscar API 仕様書ダウンロード

    その他

    執筆者: 本人以外  

    早稲田大学情報理工学科笠原研究室  

    2012年04月

  • マルチコア・システムの潜在能力は開発ツール群とOSの協調で引き出す

    インターネットメディア

    執筆者: 本人以外  

    日経BP Tech-on 特別座談会  

    2011年07月

  • Securing a competitive advantage for Japan through green IT which supports a low-carbon society

    インターネットメディア

    執筆者: 本人以外  

    Asia Research News  

    2011年06月

  • 究極の高性能・節電コンピュータで日本の未来を切り拓け -CYBERNET NEWS, No.133 SUMMER-

    インターネットメディア

    執筆者: 本人以外  

    CYBERNET NEWS, No.133 SUMMER  

    2011年06月

  • 究極の高性能・節電コンピュータで日本の未来を切り拓け

    その他

    執筆者: 本人以外  

    CYBERNET NEWS, No.133 SUMMER, pp.4-7  

    2011年06月

  • 早大が研究開発センター開設

    新聞・雑誌

    執筆者: 本人以外  

    映像新聞  

    2011年05月

  • グリーン・コンピューティング・システム研究開発センターをオープン 記念シンポジウムでメニーコア技術など産学共同の先端研究を報告

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HPトップページ  

    2011年05月

  • プロジェクト研究最前線

    インターネットメディア

    執筆者: 本人以外  

    WASEDA研究特区  

    2011年05月

  • 研究力「WASEDA研究特区」

    インターネットメディア

    執筆者: 本人以外  

    読売オンライン  

    2011年05月

  • 早大、未来のグリーン・コンピューティング実現に向けた研究開発拠点を設立 -Unwired Job Professional -

    インターネットメディア

    執筆者: 本人以外  

    Unwired Job Professional  

    2011年05月

  • 早大、未来のグリーン・コンピューティング実現に向けた研究開発拠点を設立 -midashi.jp -

    インターネットメディア

    執筆者: 本人以外  

    midashi.jp  

    2011年05月

  • 早大、未来のグリーン・コンピューティング実現に向けた研究開発拠点を設立 -media jam-

    インターネットメディア

    執筆者: 本人以外  

    media jam  

    2011年05月

  • 早大、未来のグリーン・コンピューティング実現に向けた研究開発拠点を設立 -Hatena Bookmark -

    インターネットメディア

    執筆者: 本人以外  

    Hatena Bookmark  

    2011年05月

  • 早大、未来のグリーン・コンピューティング実現に向けた研究開発拠点を設立 -ファーストキャリアトレーディングのシステム開発-

    インターネットメディア

    執筆者: 本人以外  

    ファーストキャリアトレーディングのシステム開発  

    2011年05月

  • 【レポート】「早大、未来のグリーン・コンピューティング実現に向けた研究開発拠点を設立」

    インターネットメディア

    執筆者: 本人以外  

    マイコミジャーナル  

    2011年05月

  • スーパーテクニカルサーバ「SR16000シリーズ」にハイエンドモデル「SR16000 モデルVM1」をラインアップ

    その他

    執筆者: 本人以外  

    日立はいたっく, 2011年Spring 5月号, pp.17  

    2011年05月

  • 早大・名大 環境技術開発へ拠点

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2011年05月

  • 低消費電力IT機器研究拠点を公開 早大

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    2011年05月

  • 早稲田大学 シンポジウム開催

    インターネットメディア

    執筆者: 本人以外  

    東進ドットコム  

    2011年05月

  • 早稲田大学 シンポジウム開催

    インターネットメディア

    執筆者: 本人以外  

    TOSHIN TIMES 教育情報Express  

    2011年05月

  • グリーン・コンピューティングの研究開発拠点が竣工

    その他

    執筆者: 本人以外  

    早稲田大学広報誌 CAMPUS NOW, Vol. 196 pp.4  

    2011年05月

  • 早稲田大学40号館

    その他

    執筆者: 本人以外  

    新建築社 新建築 4月号, pp.101  

    2011年04月

  • 【スーパーテクニカルサーバ新製品】 日立、「SR16000モデルVM1」 を販売開始。早稲田大学の「グリーン・コンピューティング・システム研究開 発センター」に先行納入

    インターネットメディア

    執筆者: 本人以外  

    Qlep北海道  

    2011年03月

  • 【スーパーテクニカルサーバ新製品】 日立、「SR16000モデルVM1」 を販売開始。早稲田大学の「グリーン・コンピューティング・システム研究開 発センター」に先行納入

    インターネットメディア

    執筆者: 本人以外  

    ニュースリリースポータル News2u.net  

    2011年03月

  • 【スーパーテクニカルサーバ新製品】 日立、「SR16000モデルVM1」 を販売開始。早稲田大学の「グリーン・コンピューティング・システム研究開 発センター」に先行納入

    インターネットメディア

    執筆者: 本人以外  

    Mapion? ニュース  

    2011年03月

  • 【スーパーテクニカルサーバ新製品】 日立、「SR16000モデルVM1」 を販売開始。早稲田大学の「グリーン・コンピューティング・システム研究開 発センター」に先行納入

    インターネットメディア

    執筆者: 本人以外  

    Livedoorニュース  

    2011年03月

  • 【スーパーテクニカルサーバ新製品】 日立、「SR16000モデルVM1」 を販売開始。早稲田大学の「グリーン・コンピューティング・システム研究開 発センター」に先行納入

    インターネットメディア

    執筆者: 本人以外  

    IT業界プレスリリース情報  

    2011年03月

  • 【スーパーテクニカルサーバ新製品】 日立、「SR16000モデルVM1」 を販売開始。早稲田大学の「グリーン・コンピューティング・システム研究開 発センター」に先行納入

    インターネットメディア

    執筆者: 本人以外  

    Infoseekニュース  

    2011年03月

  • 【スーパーテクニカルサーバ新製品】 日立、「SR16000モデルVM1」 を販売開始。早稲田大学の「グリーン・コンピューティング・システム研究開 発センター」に先行納入

    インターネットメディア

    執筆者: 本人以外  

    IMPRESS BUSINESS MEDIA  

    2011年03月

  • 日立、スーパーテクニカルサーバSR16000シリーズに新モデル「VM1」を追加

    インターネットメディア

    執筆者: 本人以外  

    IT Leaders  

    2011年03月

  • 日立、科技計算スパコンの新モデル発売-理論ピーク性能6.4倍」

    インターネットメディア

    執筆者: 本人以外  

    asahi.com  

    2011年03月

  • 理論ピーク性能6.4倍 科学技術計算スパコン 早大に納入

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    2011年03月

  • 科学技術計算向けに新サーバー

    新聞・雑誌

    執筆者: 本人以外  

    化学工業日報  

    2011年03月

  • POWER7プロセッサ搭載 スーパーテクニクカルサーバー 新モデル追加

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞  

    2011年03月

  • 日立、スーパーテクニカルサーバー「SR16000シリーズ」に「SR16000 モデルVM1」を追加 早稲田大学の「グリーン・コンピューティング・システム研究開発センター」に先行納入

    インターネットメディア

    執筆者: 本人以外  

    日経プレスリリース  

    2011年03月

  • 株式会社日立製作所スーパーテクニカルサーバ「SR16000シリーズ」に「SR16000 モデルVM1」を追加:早稲田大学の「グリーン・コンピューティング・システム研究開発センター」に先行納入

    インターネットメディア

    執筆者: 本人以外  

    日刊工業新聞Business Line  

    2011年03月

  • 日立、スーパーテクニカルサーバー「SR16000シリーズ」に「SR16000 モデルVM1」を追加

    インターネットメディア

    執筆者: 本人以外  

    Bluecom  

    2011年03月

  • 次世代マルチコアプロセッサの並列化で日本の技術を世界のトップに

    インターネットメディア

    執筆者: 本人以外  

    Waseda理工OnLine受験生版  

    2010年10月

  • 【MPSoC】SH4のマルチコアSoCの低電力化,日立とルネサスそれぞれがハードとソフトの試みを紹介

    インターネットメディア

    執筆者: 本人以外  

    Nikkei Electronics Tech On  

    2010年06月

  • Putting Japanese Technology at the Top of the World with Parallelization of Next Generation Multicore Processors.

    インターネットメディア

    執筆者: 本人以外  

    innovations report  

    2010年05月

  • 最高レベルの性能・低消費電力処理を実現 次世代家電向けLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    WASEDA ONLINE (YOMIURI ONLINE) キャンパスナウ  

    2010年05月

  • Waseda University's Prof. Kasahara is seeding the next revolution in eco-friendly computing, by Hugh Ashton

    その他

    執筆者: 本人以外  

    ACCJ Journal (American Chamber of Commerce in Japan)  

    2010年02月

  • The Japanese supercomputer next generation shelved?

    インターネットメディア

    執筆者: 本人以外  

    Science Knowledge  

    2010年02月

  • Knowledge Co-Creation Profiles of researchers Putting Japanese Technology at the Top of the World With Parallelization of Next Generation Multicore Processors

    インターネットメディア

    執筆者: 本人以外  

    Daily Yomiuri Online Waseda Online  

    2010年02月

  • 次世代スパコン計算違い 転用・借用でコスト削減

    新聞・雑誌

    執筆者: 本人以外  

    朝日新聞  

    2010年02月

  • 次世代家電向けLSIを共同開発 業界最高レベルの性能・低消費電力処理を実現しました」

    その他

    執筆者: 本人以外  

    早稲田大学プレスリリース  

    2010年02月

  • 次世代マルチコアプロセッサの並列化で日本の技術を世界のトップに

    インターネットメディア

    執筆者: 本人以外  

    WASEDA ONLINE  

    2010年02月

  • LSI 電力性能2倍 カーナビ向け高速で画像検索

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2010年02月

  • 異種のマルチコア型LSI最高レベルの電力性能 ルネサスなど達成

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    2010年02月

  • ヘテロジニアスマルチコア型LSI開発 1W当たり37GOPS達成

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞  

    2010年02月

  • 次世代情報家電向けヘテロジニアスマルチコアLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    テクノフィーチャー  

    2010年02月

  • ルネサスら,次世代情報家電向けヘテロジニアスマルチコアLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    Semiconductor Japan Net  

    2010年02月

  • ルネサス:ヘテロジニアスマルチコアの組み込み用プロセッサ

    インターネットメディア

    執筆者: 本人以外  

    PC Watch  

    2010年02月

  • ルネサステクノロジや日立など、次世代テレビやレコーダー向けの高性能マルチコアLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    NIKKEI NET  

    2010年02月

  • ルネサスなど、次世代情報家電向けヘテロジニアスマルチコアLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    日刊工業新聞  

    2010年02月

  • ISSCC 2010 - ルネサスら、ヘテロジニアスマルチコア型システムLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    マイコミジャーナル  

    2010年02月

  • ルネサステクノロジや日立など、次世代情報家電向けヘテロジニアスマルチコアLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    IT+PLUS  

    2010年02月

  • ルネサステクノロジや日立など、次世代テレビやレコーダー向けの高性能マルチコアLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    ファイル・ウェブ  

    2010年02月

  • ルネサスら、ヘテロジニアスマルチコア型システムLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    Feed Archive  

    2010年02月

  • 業界最高レベルの電力性能比37GOPS/Wを実現,次世代情報家電向けヘテロジニアスマルチコアLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    ELISNET  

    2010年02月

  • ルネサス、37GOPS/Wの情報家電向けヘテロジニアスマルチコアLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    EDR, LLC  

    2010年02月

  • ISSCC 2010 - ルネサスら、ヘテロジニアスマルチコア型システムLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    BIO IMPACT  

    2010年02月

  • 業界最高レベルの性能比37GOPS/Wを実現した次世代情報家電向けヘテロジニアスマルチコアLSIを開発」

    その他

    執筆者: 本人以外  

    ルネサステクノロジプレスリリース  

    2010年02月

  • 並列ソフトウェアの時代:第二部並列化プログラム、成功させるためのポイント

    インターネットメディア

    執筆者: 本人以外  

    EE Times Japan  

    2009年12月

  • Wasedauniversitetet Japan bygger super-cpu

    インターネットメディア

    執筆者: 本人以外  

    Newsbrook  

    2009年11月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    MCU BBS  

    2009年11月

  • UPCRC Illinois: Research Seminar-Hironori Kasahara,Waseda University

    インターネットメディア

    執筆者: 本人以外  

    PARALLEL@ILLINOIS  

    2009年10月

  • Japanese researchers downplay super CPU effort

    インターネットメディア

    執筆者: 本人以外  

    ZDNet  

    2009年10月

  • Njujork podneo tuzbu protiv Intel-a

    インターネットメディア

    執筆者: 本人以外  

    PC Press info  

    2009年10月

  • Intel bi tong tan cong bang du an super CPU

    インターネットメディア

    執筆者: 本人以外  

    Newsad.org  

    2009年10月

  • सात Chipmakers सिम्मिलत हों हाथ नई ूोसेसर िवकिसत करनेके िलए

    インターネットメディア

    執筆者: 本人以外  

    GURUPERL.net  

    2009年10月

  • Japanese researchers downplay super CPU effort

    インターネットメディア

    執筆者: 本人以外  

    Design Analysis  

    2009年10月

  • Panasonic: Projekat upravljanja energijom u kuci

    インターネットメディア

    執筆者: 本人以外  

    PC Press info  

    2009年10月

  • Japanese researchers have used parallel chip

    インターネットメディア

    執筆者: 本人以外  

    Joomla Onair  

    2009年10月

  • Japanese researchers harness parallel chips

    インターネットメディア

    執筆者: 本人以外  

    ZDNet UK  

    2009年09月

  • Japanisches Projekt soll Standard-API fur MulticoreProzessoren entwickeln

    インターネットメディア

    執筆者: 本人以外  

    ZDNet News  

    2009年09月

  • Japanese Researchers Downplay Super CPU Effect

    インターネットメディア

    執筆者: 本人以外  

    communications of the ACM  

    2009年09月

  • Japanese Researchers Downplay Super CPU Effect

    インターネットメディア

    執筆者: 本人以外  

    CACM (Communications of the ACM)  

    2009年09月

  • Japanese researchers downplay super CPU effort

    インターネットメディア

    執筆者: 本人以外  

    ZDNet Asia  

    2009年09月

  • Full Coverage: Japanese researchers downplay super CPU effort

    インターネットメディア

    執筆者: 本人以外  

    Newstin  

    2009年09月

  • 「デジタル家電向けCPUの規格統一」に見る「地道な取り組み」 -@IT-

    インターネットメディア

    執筆者: 本人以外  

    @IT  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    World Tech Magazine  

    2009年09月

  • Cac hang Nhat phat trien CPU tiet kiem dien nang

    インターネットメディア

    執筆者: 本人以外  

    VietnamPlus  

    2009年09月

  • Intel to get a new competitor by 2012

    インターネットメディア

    執筆者: 本人以外  

    Techie-buzz AMD  

    2009年09月

  • Giappone: maxi-allenza nei microprocessori contro

    インターネットメディア

    執筆者: 本人以外  

    Swissinfo.ch  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Striker  

    2009年09月

  • Seven Chipmakers Join Hands to Develop New ProcessorTake on Intel and AMD

    インターネットメディア

    執筆者: 本人以外  

    softpedia  

    2009年09月

  • Japan spending $42m to develop solar-powered 'super CPU'

    インターネットメディア

    執筆者: 本人以外  

    silobreaker  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    OSNews  

    2009年09月

  • Japanese electronics giants set to make microprocessor

    インターネットメディア

    執筆者: 本人以外  

    NordicHardware  

    2009年09月

  • Japanese Firms In CPU Alliance To Unseat Intel

    インターネットメディア

    執筆者: 本人以外  

    Nikkei.com  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    NexGadget  

    2009年09月

  • Cac hang Nhat phat trien CPU tiet kiem dien nang

    インターネットメディア

    執筆者: 本人以外  

    Kinhte hop, tac viet nam  

    2009年09月

  • Intel Atom dev program launched, seeks to inspire netbookcentric applications

    インターネットメディア

    執筆者: 本人以外  

    Kev.W  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Insomnia  

    2009年09月

  • Japan lapkagyartok az Intel ellen

    インターネットメディア

    執筆者: 本人以外  

    Informatika Online  

    2009年09月

  • Japan Fashions Super Chip

    インターネットメディア

    執筆者: 本人以外  

    Forbes.com  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    ENGADGET  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Elanso  

    2009年09月

  • Japon elektronik devleri, Intel'e karsi bir araya geliyorlar

    インターネットメディア

    執筆者: 本人以外  

    donanimhaver.com  

    2009年09月

  • Japan to Develop Super CPU

    インターネットメディア

    執筆者: 本人以外  

    CDRinfo.com  

    2009年09月

  • Japan spending $42m to develop solar-powered 'super CPU'

    インターネットメディア

    執筆者: 本人以外  

    Business Green  

    2009年09月

  • インテルの挑戦でしょうか?

    インターネットメディア

    執筆者: 本人以外  

    @astera  

    2009年09月

  • 第112回「デジタル家電向けのCPUの規格統一」に見る「地道な取り組み」

    インターネットメディア

    執筆者: 本人以外  

    頭脳放談  

    2009年09月

  • Νεο πρωτοποριακό chip-επεξεργαστής

    インターネットメディア

    執筆者: 本人以外  

    zefyr  

    2009年09月

  • Япония: догнать и перегнать Intel

    インターネットメディア

    執筆者: 本人以外  

    DonbassUA  

    2009年09月

  • Основатели GLOBALFOUNDRIES покупают Chartered

    インターネットメディア

    執筆者: 本人以外  

    3D News  

    2009年09月

  • Японцы бросят вызов Intel?

    インターネットメディア

    執筆者: 本人以外  

    Понедельник, 07 Сентября, 2009  

    2009年09月

  • Японцы бросят вызов Intel?

    インターネットメディア

    執筆者: 本人以外  

    Mobus news  

    2009年09月

  • Японцы бросят вызов Intel?

    インターネットメディア

    執筆者: 本人以外  

    @astera  

    2009年09月

  • "सात Chipmakers सिम्मिलत हों हाथ नई ूोसेसर िवकिसत करनेके िलए"

    インターネットメディア

    執筆者: 本人以外  

    GURUPERL.net  

    2009年09月

  • Linux for realtid fran Wind River

    インターネットメディア

    執筆者: 本人以外  

    ELEKTRONIK  

    2009年09月

  • A japan oriasok kihivjak az Intelt

    インターネットメディア

    執筆者: 本人以外  

    PROHARDVER  

    2009年09月

  • A japan oriasok kihivjak az Intelt

    インターネットメディア

    執筆者: 本人以外  

    Bovito.hu  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    sketchubar  

    2009年09月

  • Эра мобильных одноядерных чипов на пороге заката

    インターネットメディア

    執筆者: 本人以外  

    3DNews  

    2009年09月

  • Giganter bag plan om str?m-besparende chip

    インターネットメディア

    執筆者: 本人以外  

    Ingenioren  

    2009年09月

  • 日大厂結盟来勢洶洶 ARM威脇更顕迫切 Intel地位岌岌可危

    インターネットメディア

    執筆者: 本人以外  

    Cibu.cn  

    2009年09月

  • Japanische Elektronikkonzerne wollen Intel-Chips durch Eigenentwicklung

    インターネットメディア

    執筆者: 本人以外  

    Zdnews.de  

    2009年09月

  • Toshiba, Nec, Hitachi et Canon contre Inetel sur les processeurs

    インターネットメディア

    執筆者: 本人以外  

    UNHOMME.FR  

    2009年09月

  • Asian firms eye alternative to Intel

    インターネットメディア

    執筆者: 本人以外  

    SILICON INVESTOR  

    2009年09月

  • Seven Chipmakers Join Hands to Develop New

    インターネットメディア

    執筆者: 本人以外  

    ERODOV.COM  

    2009年09月

  • Empresas da Asia buscam uma alternativa a Intel

    インターネットメディア

    執筆者: 本人以外  

    Convergencia Digital  

    2009年09月

  • Intel e AMD, pericolo asiatico

    インターネットメディア

    執筆者: 本人以外  

    Arduer.com  

    2009年09月

  • 日大厂結盟来勢洶洶 ARM威脇更顕迫切 Intel地位岌岌可危

    インターネットメディア

    執筆者: 本人以外  

    第五頻道論壇  

    2009年09月

  • 日大廠結盟來勢洶洶 ARM威脅更顯迫切 英特爾地位岌岌可危

    インターネットメディア

    執筆者: 本人以外  

    財經新聞 科技産業  

    2009年09月

  • 日本数家電子巨頭聯合自主開発芯片対抗Intel

    インターネットメディア

    執筆者: 本人以外  

    Donews  

    2009年09月

  • 일본, 디지털가전 규격 통일 추진

    インターネットメディア

    執筆者: 本人以外  

    esnet.go.kr  

    2009年09月

  • 7 Perusahaan Jepang Hadapi AMD-Intel

    インターネットメディア

    執筆者: 本人以外  

    VIVANEWS  

    2009年09月

  • Toshiba, Nec, Hitachi et Canon contre Inetel sur les processeurs

    インターネットメディア

    執筆者: 本人以外  

    Ubergizmo  

    2009年09月

  • Intel bi tong tan cong bang du an super CPU

    インターネットメディア

    執筆者: 本人以外  

    Trasua  

    2009年09月

  • 7 Perusahaan Jepang Hadapi AMD-Intel

    インターネットメディア

    執筆者: 本人以外  

    Teknologi  

    2009年09月

  • Japanske kompanije razvijaju novi mikroprocesor

    インターネットメディア

    執筆者: 本人以外  

    PCPRESS  

    2009年09月

  • Waseda Unibersity at center of Efforts to Produce Super Green Processor Chip

    インターネットメディア

    執筆者: 本人以外  

    Japan Higher Education Outlook (JHEO)  

    2009年09月

  • Japanske kompanije razvijaju novi mikroprocesor

    インターネットメディア

    執筆者: 本人以外  

    ETH.RS  

    2009年09月

  • Asian firms eye alternative to Intel

    インターネットメディア

    執筆者: 本人以外  

    C-NET  

    2009年09月

  • Report: Asian firms eye alternative chips

    その他

    執筆者: 本人以外  

    CNETNews  

    2009年09月

  • Intel bi tong tan cong bang du an super CPU

    インターネットメディア

    執筆者: 本人以外  

    Tien phong  

    2009年09月

  • Intel bi tong tan cong bang du an super CPU

    インターネットメディア

    執筆者: 本人以外  

    THUGIAN  

    2009年09月

  • Japonski konzorcij kot konkurenca Intelu

    インターネットメディア

    執筆者: 本人以外  

    Slo-tech.com  

    2009年09月

  • Japansk processor pa vej i2012

    インターネットメディア

    執筆者: 本人以外  

    newsDK  

    2009年09月

  • 7 Japanese Companies to Develop CPU to Compete Against AMD and Intel

    インターネットメディア

    執筆者: 本人以外  

    Neowin  

    2009年09月

  • Sem Samuraev Protiv Intel Japoncy Reshili Sozdat Svoj Jenergojeffektivnyj Processor

    インターネットメディア

    執筆者: 本人以外  

    Lucky Ace Poker  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Fuwuqi  

    2009年09月

  • Le gouvernement japonais se donne 2 ans pour cr er un super micro-processeur

    インターネットメディア

    執筆者: 本人以外  

    Digitaladventures  

    2009年09月

  • Intel e AMD, attenti alle sette sorelle

    インターネットメディア

    執筆者: 本人以外  

    Arduer.com  

    2009年09月

  • Νεο πρωτοποριακό chip-επεξεργαστής

    インターネットメディア

    執筆者: 本人以外  

    zefyr  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    望見竜  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    木本之家  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Yesky  

    2009年09月

  • Seven Japanese Companies to Develop Microprocessor to Compete Against AMD and Intel

    インターネットメディア

    執筆者: 本人以外  

    Xbitlaboratory  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    UPNB  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    第三媒体  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Server.ctocio  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    PCPOP.com  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    PCONLINE 太平洋社区  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Pchome  

    2009年09月

  • iaponelebi vs. Intel

    インターネットメディア

    執筆者: 本人以外  

    Overclockers  

    2009年09月

  • 7 Japanese companies come together to develop a super CPU to challenge Intel

    インターネットメディア

    執筆者: 本人以外  

    News.xzjdw.com  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Iworks  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    IT坊  

    2009年09月

  • Japan lapkagyartok az Intel ellen

    インターネットメディア

    執筆者: 本人以外  

    HOC.hu  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Engadget 中文  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Enet  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Citygf  

    2009年09月

  • Tujuh Samurai Dari Jepang

    インターネットメディア

    執筆者: 本人以外  

    CHIP Online Indonesia  

    2009年09月

  • Japonsko chce vytvo it superprocesor, pr jako konkurenci Intelu

    インターネットメディア

    執筆者: 本人以外  

    CDR.CZ  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Aol Tec  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    51invest.com  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    51CTO  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    新聞中心  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    PCBETA  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Ejiarui  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    8998CN  

    2009年09月

  • 日本預打造'超級処理器'日本芯抗衡Intel

    インターネットメディア

    執筆者: 本人以外  

    Redbots  

    2009年09月

  • Bay cong ty cong nghe Nhat lien minh san xuat vi xu ly xanh

    インターネットメディア

    執筆者: 本人以外  

    Techzone-vn  

    2009年09月

  • 7 Japanese companies come together to develop a super CPU to challenge Intel

    インターネットメディア

    執筆者: 本人以外  

    TechFuels News  

    2009年09月

  • 7 Japanese companies come together to develop a super CPU to challenge Intel

    インターネットメディア

    執筆者: 本人以外  

    JBTALKS  

    2009年09月

  • Seven Samurai chipmakers set to take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Gadgetswow  

    2009年09月

  • 日本科技企業聯手研発処理器対抗Intel

    インターネットメディア

    執筆者: 本人以外  

    天涯社区  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    The Daily Tech Log  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    Ryanshooltz  

    2009年09月

  • 7 Japanese companies come together to develop a super CPU to challenge Intel

    インターネットメディア

    執筆者: 本人以外  

    Pclaunches  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    OSNews  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    nexgadget  

    2009年09月

  • Seven Samurai Chipmakers Set to Take on Intel

    インターネットメディア

    執筆者: 本人以外  

    iRepairGuide  

    2009年09月

  • 日本科技企業聯手研発処理器対抗Intel

    インターネットメディア

    執筆者: 本人以外  

    Forum.esm-cn  

    2009年09月

  • Cac hang Nhat phat trien CPU tiet kiem dien nang

    インターネットメディア

    執筆者: 本人以外  

    Congthuong  

    2009年09月

  • 国内勢がデジタル家電向けCPUの規格統一・インテルの牙城に挑むと報道

    インターネットメディア

    執筆者: 本人以外  

    ZaiDiamond  

    2009年09月

  • 国内勢がデジタル家電向けCPUの規格統一・インテルの牙城に挑むと報道

    インターネットメディア

    執筆者: 本人以外  

    Yahoo finance  

    2009年09月

  • 国内勢がデジタル家電向けCPUの規格統一・インテルの牙城に挑むと報道

    インターネットメディア

    執筆者: 本人以外  

    Stock Station  

    2009年09月

  • 国内勢がデジタル家電向けCPUの規格統一・インテルの牙城に挑むと報道

    インターネットメディア

    執筆者: 本人以外  

    Searchina  

    2009年09月

  • デジタル家電向けCPU、国内勢が規格統一へ

    インターネットメディア

    執筆者: 本人以外  

    NIKKEI NET  

    2009年09月

  • デジタル家電向けCPU、国内勢が規格統一へ

    インターネットメディア

    執筆者: 本人以外  

    日経It+Plus  

    2009年09月

  • Is Japan Gunning for Intel?

    インターネットメディア

    執筆者: 本人以外  

    Fidelity  

    2009年09月

  • Japan bygger 'super-cpu'

    インターネットメディア

    執筆者: 本人以外  

    Elektroniktidningen  

    2009年09月

  • Are we in for a CPU war? Japanese companies team up against Intel

    インターネットメディア

    執筆者: 本人以外  

    Crunch Gear  

    2009年09月

  • デジタル家電向けCPU国内勢が規格統一

    新聞・雑誌

    執筆者: 本人以外  

    日本経済新聞  

    2009年09月

  • 小特集最先端メディアプロセッサが拓く映像処理 6.小面積・低消費電力を指向した動的再構成プロセッサFE-GA(日立製作所 佐藤真琴氏)

    その他

    執筆者: 本人以外  

    映像情報メディア学会誌, Vol.63, No.9, pp.21-23  

    2009年09月

  • Japanese researchers downplay super CPU effort

    その他

    執筆者: 本人以外  

    The Invest Penang  

    2009年09月

  • OSCARコンパイラー

    その他

    執筆者: 本人以外  

    小学館DIME 9月号  

    2009年09月

  • 省電力・高速LSIシステム 早大、東京に開発拠点 産学連携で

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2009年08月

  • 組み込みマルチコア進化論(5)マルチコアにおける標準表記OpenMP

    インターネットメディア

    執筆者: 本人以外  

    IT MONOIST  

    2009年06月

  • 性能よりも書きやすさ」,マルチコアLSIでソフトウェア設計者の心を知

    インターネットメディア

    執筆者: 本人以外  

    日経Tech-On EDA Online  

    2009年05月

  • 〈ネットはいま〉第2部―5 ゲーム機を持ち寄る -asahi.com-

    インターネットメディア

    執筆者: 本人以外  

    asahi.com  

    2009年02月

  • 〈ネットはいま〉第2部―5 ゲーム機を持ち寄る

    新聞・雑誌

    執筆者: 本人以外  

    朝日新聞  

    2009年02月

  • 情報家電用マルチコアMPU 並列処理で消費電力低減 国家プロジェクトで成果 日本勢の武器に

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2009年01月

  • マルチコアLSIを革新する、低消費電力化とソフトウェア生産性の向上を実現 -日立評論-

    インターネットメディア

    執筆者: 本人以外  

    日立評論  

    2009年01月

  • 並列化コンパイラ「OSCAR」向けのAPI、各社マルチコア用コードの自動生成が可能に -EDN Japan MAGAZINE ARTICLES, 2009年1月号-

    インターネットメディア

    執筆者: 本人以外  

    EDN Japan MAGAZINE ARTICLES, 2009年1月号  

    2009年01月

  • マルチコアLSIを革新する、低消費電力化とソフトウェア生産性の向上を実現

    その他

    執筆者: 本人以外  

    日立評論, Vol.91, No.1, pp.125  

    2009年01月

  • 並列化コンパイラ「OSCAR」向けのAPI、各社マルチコア用コードの自動生成が可能に

    その他

    執筆者: 本人以外  

    EDN Japan, No.95, pp.17  

    2009年01月

  • Information Technology Research

    その他

    執筆者: 本人以外  

    早稲田大学研究活動紹介 Research Activities 20082009  

    2009年01月

  • 日本流産学連携マネジメントの実現。戦術の実践へ

    インターネットメディア

    執筆者: 本人以外  

    日経BP社 技術事業化メールマガジン 第194号 ~Emerging Technology Business~  

    2008年12月

  • Apple主導の「OpenCL」プロセサに自由をもたらす

    その他

    執筆者: 本人以外  

    日経エレクトロニクス, No.993, pp.107-117  

    2008年12月

  • [日経産業新聞]「オスカーAPI(並列動作プログラム仕様)を一般公開―マルチコアMPUの並列動作の性能が従来の3.4倍」笠原 博徳教授(情報理工学科)

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学理工学術院HP 理工リエゾン新着情報  

    2008年11月

  • Group Develops Standard API to Give Parallel Execution, Power Control Orders to Compiler

    インターネットメディア

    執筆者: 本人以外  

    Nikkei Electronics Tech On  

    2008年11月

  • 早大と国内半導体メーカー,並列実行や電力制御をコンパイラに指示する標準APIを策定

    インターネットメディア

    執筆者: 本人以外  

    日経エレクトロニクス Tech On  

    2008年11月

  • 早稲田大学の笠原教授ら、企業6社とのプロジェクトで実時間並列処理向けAPIを開発、2008年11月から公開

    インターネットメディア

    執筆者: 本人以外  

    日経BP 先端技術事業化  

    2008年11月

  • 早大、マルチコアMPU効率利用、プログラム仕様公開 -日経就職ナビ-

    インターネットメディア

    執筆者: 本人以外  

    日経就職ナビ  

    2008年11月

  • 早大、マルチコアMPU効率利用、プログラム仕様公開 -NIKKEI NET 株価サーチ-

    インターネットメディア

    執筆者: 本人以外  

    NIKKEI NET 株価サーチ  

    2008年11月

  • 早大 マルチコアMPU効率利用 プログラム仕様公開

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2008年11月

  • 早稲田大学など、低消費電力リアルタイム並列処理を可能とするAPIを開発・公開

    インターネットメディア

    執筆者: 本人以外  

    TRENDLINE  

    2008年11月

  • 早稲田大学など、低消費電力リアルタイム並列処理を可能とするAPIを開発・公開

    インターネットメディア

    執筆者: 本人以外  

    NIKKEI NET IT PLUS  

    2008年11月

  • 早稲田大学など、低消費電力リアルタイム並列処理を可能とするAPIを開発・公開

    インターネットメディア

    執筆者: 本人以外  

    NIKKEI NET  

    2008年11月

  • <世界初> 異なるメーカの情報家電用マルチコア上で低消費電力リアルタイム並列処理を実現するソフトウェア規格(API)を開発・公開

    その他

    執筆者: 本人以外  

    早稲田大学プレスリリース  

    2008年11月

  • 最新のエレクトロニクス製品の開発に貢献「第15回 LSI・オブ・ザ・イヤー 2008」準グランプリとして選出 -WASEDA ONLINE (YOMIURI ONLINE) キャンパス ナウ-

    インターネットメディア

    執筆者: 本人以外  

    WASEDA ONLINE (YOMIURI ONLINE) キャンパス ナウ  

    2008年10月

  • IEEE Computer Society Election, IEEE Computer Society Officers and Board of Governors Positions in 2009

    インターネットメディア

    執筆者: 本人以外  

    IEEE Computer Society  

    2008年10月

  • 最新のエレクトロニクス製品の開発に貢献「第15回 LSI・オブ・ザ・イヤー 2008」準グランプリとして選出

    その他

    執筆者: 本人以外  

    早稲田大学広報誌 CAMPUS NOW, Vol. 183  

    2008年10月

  • LSIオブ・ザ・イヤー2008 準グランプリ 8個のCPUコアと8個のRAMが独立電源遮断可能なマルチコア LSI:RP2 ソフト生産性と超低消費電力で差異化 得意技術持ち寄る密接な産学連携の成果

    新聞・雑誌

    執筆者: 本人以外  

    半導体産業新聞  

    2008年09月

  • やはり焦点はマルチコアのソフト開発『マイクロプロセッサ・フォーラム・ジャパン2008』から -EDN Japan MAGAZINE ARTICLES, 2008年9月号-

    インターネットメディア

    執筆者: 本人以外  

    EDN Japan MAGAZINE ARTICLES, 2008年9月号  

    2008年09月

  • やはり焦点はマルチコアのソフト開発『マイクロプロセッサ・フォーラム・ジャパン2008』から

    その他

    執筆者: 本人以外  

    EDN Japan, No.91, pp.19-26  

    2008年09月

  • 第15回LSI・オブ・ザ・イヤー2008発表 準グランプリ 画期的な低消費電力LSI ~ルネサス/日立/早大

    新聞・雑誌

    執筆者: 本人以外  

    半導体産業新聞  

    2008年07月

  • ECO Computer by Solar Battery? Leading edge multicore technology

    インターネットメディア

    執筆者: 本人以外  

    innovations report  

    2008年07月

  • 第15回LSI・オブ・ザ・イヤー2008

    インターネットメディア

    執筆者: 本人以外  

    半導体産業新聞HP  

    2008年07月

  • LSI・オブ・ザ・イヤー2008 グランプリはソニーの2481万画素CMOSに ルネサス、日立、早大の3者に準グランプリ

    新聞・雑誌

    執筆者: 本人以外  

    半導体産業新聞  

    2008年07月

  • 太陽電池で動くECOコンピュータ ~世界最先端のマルチコア技術~

    インターネットメディア

    執筆者: 本人以外  

    WASEDA ONLINE (YOMIURI ONLINE)  

    2008年07月

  • 「LSI・オブ・ザ・イヤー 2008」準グランプリに、本学などが開発した『8個のCPUコアと8個のRAMが独立電源遮断可能なマルチコアLSI:RP2』が選出されました

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2008年07月

  • LSI・オブ・ザ・イヤーが決定

    インターネットメディア

    執筆者: 本人以外  

    マイコミジャーナル  

    2008年07月

  • LSIオブ・ザ・イヤー2008

    インターネットメディア

    執筆者: 本人以外  

    電子ジャーナル 電子デバイスとエレクトロニクス関連NEWS  

    2008年07月

  • MPSOC '08, Live from Maastricht: Got SMP? Need Auto Parallelization? Just add Multigrain OSCAR

    インターネットメディア

    執筆者: 本人以外  

    Electronics Design, Strategy, News -Leibson's Law-  

    2008年07月

  • マイクロプロセッサ・フォーラム・ジャパン 2008 注目を集める小型デバイス向けプロセッサ その最新技術を見に行こう

    インターネットメディア

    執筆者: 本人以外  

    @IT MONOist  

    2008年07月

  • 省スペース・省電力の高性能コンピュータでソフト開発の期間短縮

    その他

    執筆者: 本人以外  

    sgi news, No.43, pp.8  

    2008年07月

  • お客様事例:早稲田大学 理工学術院 基幹理工学部 情報理工学科 マルチコア用プロセッサの並列コンパイラの研究へ 日本SGI が早稲田大学にミッドレンジサーバ「Altix 450」を納入 省スペース・省電力の高性能コンピュータでソフト開発を期間短縮

    インターネットメディア

    執筆者: 本人以外  

    日本SGI e-News  

    2008年06月

  • 2.半導体アプリケーションチッププロジェクトの「リアルタイム情報家電用マルチコア技術の研究開発事業」の成果が、総合科学技術会議で、次世代IT省エネ技術として紹介

    その他

    執筆者: 本人以外  

    NEDO 電子・情報技術開発部作成パンフレット p.13  

    2008年06月

  • 塩沢文朗氏の流儀 原点回帰の旅 第32回 "授業の場であって、開発の場"

    インターネットメディア

    執筆者: 本人以外  

    大学発ベンチャー企業支援サイト Digital New Deal  

    2008年05月

  • COOL Chips XI - パネルディスカッション

    インターネットメディア

    執筆者: 本人以外  

    マイコミジャーナル  

    2008年05月

  • 電子論評 早大のマルチコア技術 デジタル家電 高速に

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2008年05月

  • マルチコアCPU研究状況とユーザビューから見た期待

    インターネットメディア

    執筆者: 本人以外  

    第170回 計算機アーキテクチャ研究会 パネル討論 新時代におけるマルチコア戦略 (2008.5.13) 福永泰氏(日立製作所研究開発本部技師長)  

    2008年05月

  • COOL Chips XI - 省電力高性能を実現するマルチコアコンパイラ

    インターネットメディア

    執筆者: 本人以外  

    マイコミジャーナル  

    2008年05月

  • 間近に迫るマルチコアプロセッサ時代

    インターネットメディア

    執筆者: 本人以外  

    Automotive Electronics Feature  

    2008年05月

  • COOL Chips XI - 注目論文

    インターネットメディア

    執筆者: 本人以外  

    マイコミジャーナル  

    2008年05月

  • 今年のESECの見どころを聞く

    その他

    執筆者: 本人以外  

    EDN Japan, No.87, pp.72-73  

    2008年05月

  • 間近に迫るマルチコアプロセッサ時代

    その他

    執筆者: 本人以外  

    Automotive Electronics, 2008年第2号, pp.52-55  

    2008年05月

  • 自動並列化コンパイラとの協調動作によりマルチコアLSIの低消費電力化と高性能化を実現 8個のCPUコアと8個のRAMの独立電源遮断とCPUコア間の同期制御技術

    その他

    執筆者: 本人以外  

    RENESAS Edge, Vol.21 pp.6  

    2008年04月

  • 情報家電向けマルチコアLSIの低消費電力化技術を開発(1月28日 株式会社日立製作所)

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学 CAMPUS NOW Online  

    2008年04月

  • 資料4 最近の科学技術の動向 情報爆発時代に向けた省エネルギー技術

    インターネットメディア

    執筆者: 本人以外  

    第74回 総合科学技術会議  

    2008年04月

  • 情報家電向けマルチコアLSIの低消費電力化技術を開発(1月28日 株式会社日立製作所)

    その他

    執筆者: 本人以外  

    早稲田大学広報誌 CAMPUS NOW, Vol. 180  

    2008年04月

  • 環境研究テーマ01: マルチコアLSI向け低消費電力化技術の開発

    その他

    執筆者: 本人以外  

    日立製作所 環境報告書2008  

    2008年04月

  • Cover Story: IT warming

    インターネットメディア

    執筆者: 本人以外  

    asahi.com  

    2008年03月

  • マルチコアLSIの低消費電力化技術

    インターネットメディア

    執筆者: 本人以外  

    Japan Edition Semiconductor International  

    2008年03月

  • 早稲田大学笠原研究室に導入されたミッドレンジサーバ「Altix 450」 研究開発への取り組みやその目的を紹介

    インターネットメディア

    執筆者: 本人以外  

    SGI e-News No.94  

    2008年02月

  • IT機器 省エネ急務 地下に施設、節電技術・・・産官学取り組み

    新聞・雑誌

    執筆者: 本人以外  

    朝日新聞  

    2008年02月

  • ユーザー探訪 ミッドレンジサーバー 早稲田大学笠原研究室 ソフトと協調してCPUの性能を最大限発揮 自動並列化コンパイラで処理速度向上 プログラム開発期間を短縮

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞 Data Communication  

    2008年02月

  • Rock and Tukwila Are the Stars of ISSCC This Week

    インターネットメディア

    執筆者: 本人以外  

    The Unix Guardian  

    2008年02月

  • 早大ら,マルチコアLSIの低消費電力化技術を開発(08/2/7)

    インターネットメディア

    執筆者: 本人以外  

    Semiconductor Japan Net  

    2008年02月

  • ISSCC 2008 - Tilera、タイルプロセッサ「TILE64」の詳細を発表 ルネサス テクノロジの8コアチップと比較

    インターネットメディア

    執筆者: 本人以外  

    マイコミジャーナル  

    2008年02月

  • 【ISSCC 2008】コンパイラと協調して消費電力大幅減、ルネサスらが8コアLSIを開発

    インターネットメディア

    執筆者: 本人以外  

    EE TIMES Japan  

    2008年02月

  • 【ISSCC】コンパイラが消費電力まで考慮する時代に,早大と日立,ルネサスが技術を開発

    インターネットメディア

    執筆者: 本人以外  

    日経エレクトロニクス Tech On  

    2008年02月

  • ルネサスら、並列化コンパイラによるマルチコアLSIの低消費電力技術を開発

    インターネットメディア

    執筆者: 本人以外  

    マイコミジャーナル  

    2008年02月

  • 日立・ルネサス・早大がマルチコアLSIの低消費電力化技術を開発

    インターネットメディア

    執筆者: 本人以外  

    Micro Technology Business  

    2008年02月

  • ルネサスら、並列化コンパイラによるマルチコアLSIの低消費電力技術を開発

    インターネットメディア

    執筆者: 本人以外  

    media jam  

    2008年02月

  • 情報家電向けマルチコアLSIの低消費電力化技術を開発

    インターネットメディア

    執筆者: 本人以外  

    ELISNET  

    2008年02月

  • 複数コアLSI 消費電力を削減 日立など コンパイラ協議で

    新聞・雑誌

    執筆者: 本人以外  

    化学工業日報  

    2008年02月

  • 【ISSCC 2008前日レポート】低消費プロセッサと低コスト不揮発性メモリ (Impress Watch)

    インターネットメディア

    執筆者: 本人以外  

    Yahooニュース  

    2008年02月

  • 早大と日立、ルネサスが情報家電LSIの低消費電力技術を開発

    インターネットメディア

    執筆者: 本人以外  

    Yahooニュース  

    2008年02月

  • 【ISSCC 2008前日レポート】低消費プロセッサと低コスト不揮発性メモリ (Impress Watch)

    インターネットメディア

    執筆者: 本人以外  

    Yahooゲーム  

    2008年02月

  • '08/02/04 情報家電向けマルチコアLSIの低消費電力化技術を開発

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP  

    2008年02月

  • ルネサスなど、消費電力8割以上削減、デジタル家電向けLSI

    インターネットメディア

    執筆者: 本人以外  

    NIKKEI NET  

    2008年02月

  • 情報処理・ソフトウエア ルネサスなど、消費電力8割以上削減、デジタル家電向けLSI。 年内にもサンプル出荷

    インターネットメディア

    執筆者: 本人以外  

    日経ナビ2008  

    2008年02月

  • 早大と日立、ルネサスが情報家電LSIの低消費電力技術を開発

    インターネットメディア

    執筆者: 本人以外  

    日刊工業新聞 Business Line  

    2008年02月

  • △早大と日立<6501>、ルネサスが情報家電LSIの低消費電力技術を開発

    インターネットメディア

    執筆者: 本人以外  

    今日の株価材料  

    2008年02月

  • 【ISSCC 2008前日レポート】低消費プロセッサと低コスト不揮発性メモリ (Impress Watch)

    インターネットメディア

    執筆者: 本人以外  

    infoseekニュース  

    2008年02月

  • 【ISSCC 2008前日レポート】低消費プロセッサと低コスト不揮発性メモリ

    インターネットメディア

    執筆者: 本人以外  

    Impress Watch  

    2008年02月

  • '08/02/04 〔日刊工業新聞〕「早大と日立、ルネサスが情報家電LSIの低消費電力技術 を開発」早大笠原博徳教授(コンピュータ・ネットワーク工学科)

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学理工学術院HP  

    2008年02月

  • ■[EDA関連ニュース]ルネサス、日立、早大が共同で並列コンパイラによるマルチコアLSIの低消費電力化技術を開発

    インターネットメディア

    執筆者: 本人以外  

    EDA関連ニュース  

    2008年02月

  • ルネサス、日立、早大が共同で並列コンパイラによるマルチコアLSIの低消費電力化技術を開発

    インターネットメディア

    執筆者: 本人以外  

    EDA Express  

    2008年02月

  • 【半導体】早大/日立/ルネサス、情報家電向けLSIの低消費電力化技術を開発

    インターネットメディア

    執筆者: 本人以外  

    電子ジャーナル 電子デバイスとエレクトロニクス関連NEWS  

    2008年02月

  • 早大と日立、ルネサスが情報家電LSIの低消費電力技術を開発

    インターネットメディア

    執筆者: 本人以外  

    asahi.com  

    2008年02月

  • 情報家電向けマルチコアLSIの低消費電力化技術を開発 - 自動並列化コンパイラとの協調による8個のCPUコアの独立電源遮断と同期技術 -

    その他

    執筆者: 本人以外  

    早稲田大学プレスリリース  

    2008年02月

  • 情報家電向けマルチコアLSIの低消費電力化技術を開発 - 自動並列化コンパイラとの協調による8個のCPUコアの独立電源遮断と同期技術 -

    その他

    執筆者: 本人以外  

    ルネサステクノロジプレスリリース  

    2008年02月

  • 情報家電向けマルチコアLSIの低消費電力化技術を開発 自動並列化コンパイラとの協調による8個のCPUコアの独立電源遮断と同期技術

    その他

    執筆者: 本人以外  

    日立製作所プレスリリース  

    2008年02月

  • 消費電力8割以上削減 デジタル家電向けLSI ルネサスなど 年内にもサンプル出荷

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2008年02月

  • 情報家電向けマルチコアLSI 低消費電力技術を開発 早大・日立・ルネサス

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    2008年02月

  • 情報家電向け LSI消費電力低減技術を開発 早大、日立など

    新聞・雑誌

    執筆者: 本人以外  

    電気新聞  

    2008年02月

  • 早大、日立、ルネサス 低消費電力技術(マルチコアLSI向け)開発

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞  

    2008年02月

  • 【レポート】 ISSCC 2008プレビュー - マイクロプロセサセッション

    インターネットメディア

    執筆者: 本人以外  

    マイコミジャーナル  

    2008年01月

  • 日本SGI が早稲田大学・笠原研究室にミッドレンジサーバを納入 研究テーマ「コンピュータの処理速度向上・ソフト開発期間短縮」に貢献

    インターネットメディア

    執筆者: 本人以外  

    SGI e-News No.91  

    2008年01月

  • マルチコア用自動並列コンパイラの開発を支えるデスクサイドスパコン

    インターネットメディア

    執筆者: 本人以外  

    Yahooニュース  

    2008年01月

  • マルチコア用自動並列コンパイラの開発を支えるデスクサイドスパコン(ITmediaエンタープライズ)

    インターネットメディア

    執筆者: 本人以外  

    NEWS@nifty  

    2008年01月

  • マルチコア用自動並列コンパイラの開発を支えるデスクサイドスパコン

    インターネットメディア

    執筆者: 本人以外  

    livedoor ニュース  

    2008年01月

  • マルチコア用自動並列コンパイラの開発を支えるデスクサイドスパコン

    インターネットメディア

    執筆者: 本人以外  

    IT media エンタープライズ  

    2008年01月

  • マルチコア用自動並列コンパイラの開発を支えるデスクサイドスパコン (ITmedia)

    インターネットメディア

    執筆者: 本人以外  

    infoseekニュース  

    2008年01月

  • 高性能デジタル 微細化の進展で新たな問題が顕在化 消費電力や特性バラつきに立ち向かう

    その他

    執筆者: 本人以外  

    日経エレクトロニクス, No.969 (2008.1.14号)  

    2008年01月

  • 小型サーバー早大に納入 日本SGI

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2008年01月

  • [経営戦略]日本SGI、早大・笠原研究室にミッドレンジサーバー「Altix 450」を納入(BCN)

    インターネットメディア

    執筆者: 本人以外  

    Yahooニュース  

    2007年12月

  • 日本SGI、早大・笠原研究室にミッドレンジサーバー「Altix 450」を納入

    インターネットメディア

    執筆者: 本人以外  

    webBCN  

    2007年12月

  • 日本SGI、早大・笠原研究室にミッドレンジサーバー「Altix 450」を納入 [コンピュータ ニュース社]

    インターネットメディア

    執筆者: 本人以外  

    エキサイト・ニュース プレスリリース  

    2007年12月

  • 日本SGI、早大・笠原研究室にミッドレンジサーバー「Altix 450」を納入

    インターネットメディア

    執筆者: 本人以外  

    asahi.com  

    2007年12月

  • 日本SGI 早大笠原研究室にミッドレンジサーバー3セット納入 並列化コンパイラ研究へ

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞  

    2007年12月

  • 日本SGI が早稲田大学・笠原研究室にミッドレンジサーバ「Altix 450」を納入 ~省スペース・省電力のデスクサイド型高性能コンピュータでソフト開発を期間短縮~

    インターネットメディア

    執筆者: 本人以外  

    セキュリティ・オンライン・ニュース  

    2007年12月

  • マルチコア用プロセッサの並列コンパイラの研究へ 理工学術院 笠原研究室に日本SGIがミッドレンジサーバ「Altix 450」を納入 ~省スペース・省電力のデスクサイド型高性能コンピュータでソフト開発を期間短縮~

    その他

    執筆者: 本人以外  

    早稲田大学プレスリリース  

    2007年12月

  • マルチコア用プロセッサの並列コンパイラの研究へ 日本SGI が早稲田大学・笠原研究室にミッドレンジサーバ「Altix 450」を納入 省スペース・省電力のデスクサイド型高性能コンピュータでソフト開発を期間短縮

    その他

    執筆者: 本人以外  

    日本SGIプレスリリース  

    2007年12月

  • 9/14(金) 早稲田大学125周年・理工学部100周年記念シンポジウム「イノベーティブ情報・電子・光技術」開催のご案内

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学理工学術院HP News &Topics  

    2007年09月

  • 早稲田大学125周年・理工学部100周年記念シンポジウム “イノベーティブ情報・電子・光技術" 開催

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学HP News &Events  

    2007年09月

  • 産学連携広告特集》「研究とニーズ結び新たな価値創出 マッチングファンドでマルチコア技術開発に弾み(早稲田大学笠原研究室)

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2007年09月

  • 早稲田大学、創立125周年 変わる大学経営(番組内にて笠原・木村研のマルチコアに関する研究紹介)

    テレビ・ラジオ番組

    執筆者: 本人以外  

    TBS   Bsi グローバルナビ  

    2007年07月

  • 情報家電の開発期間短縮が可能なマルチコア技術を開発

    その他

    執筆者: 本人以外  

    早稲田大学広報誌 CAMPUS NOW, Vol. 173  

    2007年07月

  • ハイテクノロジー特集》「情報家電の開発期間短縮 マルチコア技術を開発

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞  

    2007年06月

  • マルチコア向け並列化コンパイラ技術、早大や日立、ルネサスが開発

    その他

    執筆者: 本人以外  

    EE Times Japan Eメールニュースレター(no.98)  

    2007年06月

  • 次世代スーパーコンピュータ概念設計評価報告書

    その他

    執筆者: 本人以外  

    文部科学省 次世代スーパーコンピュータ概念設計評価作業部会  

    2007年06月

  • 情報家電 ソフト開発を短縮 新たにマルチコア技術 早大など

    新聞・雑誌

    執筆者: 本人以外  

    日本情報産業新聞  

    2007年06月

  • マルチコア向け並列化コンパイラ技術、早大や日立、ルネサスが開発

    インターネットメディア

    執筆者: 本人以外  

    EE TIMES Japan  

    2007年06月

  • 情報家電ソフト開発 マルチコア技術で高速処理

    新聞・雑誌

    執筆者: 本人以外  

    化学工業日報  

    2007年06月

  • マルチコア技術を開発 情報家電ソフト開発を効率化 早大・日立など3者

    新聞・雑誌

    執筆者: 本人以外  

    電経新聞  

    2007年06月

  • 早大と日立など、情報家電の開発期間を短縮できるマルチコア技術を開発(日立製作所)

    インターネットメディア

    執筆者: 本人以外  

    環境部情報サイト  

    2007年06月

  • 早大と日立など、情報家電の開発期間を短縮できるマルチコア技術を開発(日立製作所)

    インターネットメディア

    執筆者: 本人以外  

    IPNEXT  

    2007年06月

  • 日立など、マルチコアLSIの開発期間を短縮する技術確立

    インターネットメディア

    執筆者: 本人以外  

    Yahoo Japan News(日刊工業新聞)  

    2007年06月

  • 早稲田大学ら,マルチコア技術を共同開発 情報家電ソフトウェアの開発期間を短縮

    インターネットメディア

    執筆者: 本人以外  

    Semiconductor Japan Net  

    2007年06月

  • 早稲田大学、日立製作所、ルネサス テクノロジ 情報家電の開発期間短縮が可能なマルチコア技術を開発-4コア型システムLSI、並列化コンパイラ、マルチコアAPIを開発し3.4倍の速度向上を自動並列化で実現- [2007/05/31]

    インターネットメディア

    執筆者: 本人以外  

    産学官研究開発コミュニティ  

    2007年06月

  • 早大など、マルチコアソフト開発――デジタル家電を高性能化

    インターネットメディア

    執筆者: 本人以外  

    NIKKEI NET IT PLUS  

    2007年06月

  • マルチコアSoC向け並列化コンパイル技術の実力を,日立,ルネサス,早大が披露

    インターネットメディア

    執筆者: 本人以外  

    日経エレクトロニクス Tech On  

    2007年06月

  • [RENESAS] マルチコアSoC向け並列化コンパイル技術の実力を,日立,ルネサス,早大が披露

    インターネットメディア

    執筆者: 本人以外  

    半導体とカーエレに関するニュース  

    2007年06月

  • 日立などが情報家電の開発期間を短縮できるマルチコア技術を開発

    インターネットメディア

    執筆者: 本人以外  

    Micro Technology Business  

    2007年06月

  • △日立<6501>など、マルチコアLSIの開発期間を短縮する技術確立

    インターネットメディア

    執筆者: 本人以外  

    今日の株価材料  

    2007年06月

  • 早大、日立など、情報家電開発期間短縮のマルチコア技術開発

    インターネットメディア

    執筆者: 本人以外  

    IBTimes  

    2007年06月

  • 【半導体】早大/日立/ルネサス、自動並列化技術によるマルチコア技術を開発

    インターネットメディア

    執筆者: 本人以外  

    電子ジャーナル 電子デバイスとエレクトロニクス関連NEWS  

    2007年06月

  • 早大、日立など、情報家電開発期間短縮のマルチコア技術開発

    インターネットメディア

    執筆者: 本人以外  

    CMSNAVI  

    2007年06月

  • 日立など、マルチコアLSIの開発期間を短縮する技術確立

    インターネットメディア

    執筆者: 本人以外  

    asahi.com  

    2007年06月

  • 早大など マルチコアソフト開発 デジタル家電を高性能化

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2007年06月

  • マルチコアLSIの並列処理 数秒でプログラム作成 日立など

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    2007年06月

  • 情報家電向けの並列処理ソフト 早大・日立などが開発

    新聞・雑誌

    執筆者: 本人以外  

    日本経済新聞  

    2007年06月

  • 早大/日立/ルネサス ソフト(情報家電)の開発期間短縮 マルチコア技術開発 数週間/数ヶ月を数秒/数分で処理

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞  

    2007年06月

  • 早大と日立など、情報家電の開発期間短縮が可能なマルチコア技術を開発 情報家電の開発期間短縮が可能なマルチコア技術を開発 4コア型システムLSI、並列化コンパイラ、マルチコアAPIを開発し3.4倍の速度向上を自動並列化で実現 -NIKKEI NET-

    インターネットメディア

    執筆者: 本人以外  

    NIKKEI NET  

    2007年05月

  • 日立など、情報家電の開発期間短縮が可能なマルチコア技術を開発、4コア型システムLSI、並列化コンパイラ、マルチコアAPIを開発し3.4倍の速度向上を自動並列化で実現 -松井証券 個人投資家向けプレスリリース-

    インターネットメディア

    執筆者: 本人以外  

    松井証券 個人投資家向けプレスリリース  

    2007年05月

  • 日立など、情報家電の開発期間短縮が可能なマルチコア技術を開発、4コア型システムLSI、並列化コンパイラ、マルチコアAPIを開発し3.4倍の速度向上を自動並列化で実現 -JCN Network-

    インターネットメディア

    執筆者: 本人以外  

    JCN Network  

    2007年05月

  • 日立など、情報家電の開発期間短縮が可能なマルチコア技術を開発、4コア型システムLSI、並列化コンパイラ、マルチコアAPIを開発し3.4倍の速度向上を自動並列化で実現 (JCN Newswire) -Infoseek マネー-

    インターネットメディア

    執筆者: 本人以外  

    Infoseek マネー  

    2007年05月

  • 委員会報告

    その他

    執筆者: 本人以外  

    NEDO 電子・情報技術開発部 電子・情報技術ロードマップ  

    2007年05月

  • 情報家電の開発期間短縮が可能なマルチコア技術を開発 -4コア型システムLSI、並列化コンパイラ、マルチコアAPIを開発し 3.4倍の速度向上を自動並列化で実現-

    その他

    執筆者: 本人以外  

    早稲田大学プレスリリース  

    2007年05月

  • 情報家電の開発期間短縮が可能なマルチコア技術を開発 ? 4コア型システムLSI,並列化コンパイラ, マルチコアAPIを開発し 3.4倍の速度向上を自動並列化で実現 ?

    その他

    執筆者: 本人以外  

    ルネサステクノロジプレスリリース  

    2007年05月

  • 情報家電の開発期間短縮が可能なマルチコア技術を開発 4コア型システムLSI、並列化コンパイラ、マルチコアAPIを開発し3.4倍の速度向上を自動並列化で実現

    その他

    執筆者: 本人以外  

    日立製作所プレスリリース  

    2007年05月

  • 研究室紹介 笠原研究グループ コンパイラ協調型チップマルチプロセッサ

    その他

    執筆者: 本人以外  

    日経マイクロデバイス特別編集版 半導体就職読本2007 未来を切り拓く半導体技術 pp.96-97  

    2007年05月

  • 技術解説 SH-4Aマルチコア SMPとAMP、どちらのマルチコアにも対応可能 消費電力を抑えるライトスリープモードを搭載

    その他

    執筆者: 本人以外  

    RENESAS Edge Vol.17 pp.04  

    2007年04月

  • 特集 組込みマイコンの最先端 ルネサスのマルチコアテクノロジ 第1部 ルネサスのマルチコアテクノロジ 消費電力削減にも効果のある独自のマルチコア技術で次世代情報家電が求める高性能化のニーズに応える

    その他

    執筆者: 本人以外  

    RENESAS Edge Vol.17 pp.01-03  

    2007年04月

  • 特集 日立の頭脳「中央研究所」の研究 中研R&D 2 情報環境のステージを開く 情報端末の進化を牽引する・・・マイクロプロセッサ 内山邦男氏

    その他

    執筆者: 本人以外  

    ひたち 2007春号 pp.13-15  

    2007年04月

  • スパコンって何をするの? -複雑な実験や観察を肩代わり、各国で開発にしのぎ削る

    新聞・雑誌

    執筆者: 本人以外  

    朝日新聞  

    2007年01月

  • スパコン最速 奪還せよ

    新聞・雑誌

    執筆者: 本人以外  

    朝日新聞  

    2006年11月

  • ARM Forum 2006 - Cortexファミリとマルチコア用コンパイラ (2)マルチコアコンパイラの可能性

    インターネットメディア

    執筆者: 本人以外  

    マイコミジャーナル  

    2006年10月

  • ARM Forum 2006 - Cortexファミリとマルチコア用コンパイラ (1)基調講演ではCortexファミリを紹介

    インターネットメディア

    執筆者: 本人以外  

    マイコミジャーナル  

    2006年10月

  • "Fall Microprocessor Forumレポート" ルネサスがマルチコア対応のSuperHコアを開発

    インターネットメディア

    執筆者: 本人以外  

    PC Watch  

    2006年10月

  • 世界一の並列化コンパイラを作る マルチコア・Everywhereの21世紀プロセッサを先取り

    その他

    執筆者: 本人以外  

    IBMハイパフォーマンス・コンピューティング事例紹介  

    2006年09月

  • 特別テーマ事例:我が国の国際競争力の強化 情報家電用リアルタイム・マルチコア

    その他

    執筆者: 本人以外  

    文部科学省主催第10回産学官連携コーディネーター全国会議(東京)  

    2006年09月

  • 4.終了プロジェクトの概要 ⑲アドバンスト並列コンパイラ技術プロジェクト

    その他

    執筆者: 本人以外  

    NEDO 電子・情報技術開発パンフレット, pp. 60  

    2006年09月

  • 高校生の可能性を広げる!科学技術自由研究コンテスト「JSEC」高校時代に研究開発の醍醐味を知る貴重な機会

    新聞・雑誌

    執筆者: 本人以外  

    朝日新聞  

    2006年06月

  • 第5回産学官連携推進会議の視点・論点

    インターネットメディア

    執筆者: 本人以外  

    大学発ベンチャー企業支援サイト Digital New Deal  

    2006年06月

  • 「スパコンの速度はどこまで上がる?」ほっとサイエンス なっとく科学

    新聞・雑誌

    執筆者: 本人以外  

    読売新聞  

    2006年01月

  • 2.プロジェクトの概要 半導体技術分野⑦半導体アプリケーションチッププロジェクト(情報家電分野)

    その他

    執筆者: 本人以外  

    NEDO 電子・情報技術開発パンフレット, pp. 20-21  

    2006年01月

  • Part 1. だから、理工 知と人の集積・ワセダ理工5つの強み「面と向かって人と話せる!これこそ東京ならではの大きな強み」

    その他

    執筆者: 本人以外  

    日経BPムック「変革する大学シリーズ」早稲田大学理工学部2006-2007年度版, pp. 39  

    2005年12月

  • -学術・研究分野の現場- オピニオンリーダーの持論を知る

    その他

    執筆者: 本人以外  

    PC-Webzine, Vol.165, pp.100  

    2005年11月

  • 第一章 科学技術の最前線に迫る 「2.並列化コンパイラとマルチコアプロセッサで世界を席巻する」

    その他

    執筆者: 本人以外  

    中央公論新社 「研究室から語る最先端研究 躍動する早稲田大学の研究活動」, pp.28-37  

    2005年09月

  • NEDO技術開発機構の委託予定先・助成金交付先に採択「リアルタイム情報家電用マルチコア技術の研究開発」早稲田大学・日立製作所・ルネサステクノロジ(プロジェクトリーダー/笠原博徳教授・CS)

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学理工学部リエゾンオフィス -教育/研究成果情報-  

    2005年07月

  • 半導体アプリケーションチッププロジェクト(情報家電用半導体アプリケーションチップ技術開発)」の委託予定先及び助成金交付先を決定 ~情報家電機器の高機能化・低消費電力化に向けて

    インターネットメディア

    執筆者: 本人以外  

    NEDOプレスリリース  

    2005年06月

  • "日の丸プロセッサ"連携大学 早稲田大学(NEDOマッチングファンド) 先進ヘテロジニアス・マルチプロセッサ技術の研究

    インターネットメディア

    執筆者: 本人以外  

    第4回産学官連携推進会議 特別講演 (2005.6.25) 武田健二 独立行政法人理化学研究所理事 前 株式会社日立製作所研究開発本部研究アライアンス室長 スライド11及びスライド4  

    2005年06月

  • よくわかる!技術解説「電子・情報技術分野 アドバンスト並列化コンパイラ関連プロジェクト コンピュータ性能をひきだすコンパイラ」

    インターネットメディア

    執筆者: 本人以外  

    NEDO  

    2005年01月

  • Japanese Universities and Research Institutes Embrace Cosy. Waseda University and Tokyo University enter into advanced compiler research with compiler development system from ACE

    インターネットメディア

    執筆者: 本人以外  

    Cosy 2004 Announcement  

    2004年11月

  • HPC用自動並列化コンパイラの動向と将来課題

    その他

    執筆者: 本人以外  

    第19回NEC・HPC研究会  

    2004年11月

  • 日立・早大、マルチコア型プロセッサー、速く低消費電力――携帯用など開発へ

    インターネットメディア

    執筆者: 本人以外  

    Nikkei Net IT Business & News  

    2004年10月

  • 日立・早大ユニークな産学連携 駐在員が英語でビジネスを伝授

    新聞・雑誌

    執筆者: 本人以外  

    信濃毎日新聞  

    2004年10月

  • 早大と日立が包括協定 まずマルチプロセッサー

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    2004年10月

  • 研究開発などで日立と早大連携

    新聞・雑誌

    執筆者: 本人以外  

    日本経済新聞  

    2004年10月

  • 早大、日立製作所 研究、教育で 包括連携

    新聞・雑誌

    執筆者: 本人以外  

    建設通信新聞  

    2004年10月

  • 産学連携で包括協定

    新聞・雑誌

    執筆者: 本人以外  

    フジサンケイビジネスアイ  

    2004年10月

  • 早稲田大と日立が包括提携 人・技術・情報 多方面な交流推進

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞  

    2004年10月

  • 早大と日立が包括的な産学連携協定 、共同研究開発の第一弾はマルチコア型マイクロプロセッサ

    インターネットメディア

    執筆者: 本人以外  

    産業動向オブザーバ  

    2004年09月

  • 早大と日立が包括的な産学連携協定 、半導体やロボットなどの開発を柱に

    インターネットメディア

    執筆者: 本人以外  

    産学連携ビジネス  

    2004年09月

  • 早大と日立が包括産学連携協定

    その他

    執筆者: 本人以外  

    早稲田大学プレスリリース  

    2004年09月

  • シングルコアよりマルチコア

    その他

    執筆者: 本人以外  

    日経エレクトロニクス2004/8/30号 pp.97-121  

    2004年08月

  • 産学連携で人材育成:大学で現役エンジニアが講義を実施 雇用のミスマッチ解消にもつながる

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞 24-25面  

    2004年04月

  • 講師は一流のエンジニア 教育における産学連携

    その他

    執筆者: 本人以外  

    日経進学ガイド2004 -変化する大学 進化する大学-  

    2004年01月

  • シングル・チップのマルチプロセサ・アーキテクチャを開発

    その他

    執筆者: 本人以外  

    日経マイクロデバイス特別編集版 半導体就職読本2004 未来を切り開く半導体技術 pp.18-19  

    2004年01月

  • 産官学連携プロジェクトでソフト開発に成功 並列コンピュータを10倍以上高速化

    インターネットメディア

    執筆者: 本人以外  

    Digital JECC NEWS  

    2003年05月

  • アドバンスト並列化コンパイラ技術の研究開発

    その他

    執筆者: 本人以外  

    Focus NEDO 第9号(5月号)  

    2003年05月

  • IT競争力強化に向けた産官学連携

    インターネットメディア

    執筆者: 本人以外  

    朝日新聞社企画 WASEDA.COM  

    2003年04月

  • MOT(技術経営) 産業界が大学に乗り込み、未来のエンジニアを育てる

    その他

    執筆者: 本人以外  

    日経エレクトロニクス2003/4/17号 pp.106-107で紹介  

    2003年04月

  • 各新聞社朝刊で紹介

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業11面、電波新聞2面、読売新聞大阪版10面  

    2003年04月

  • JEITA関西講座」の新規開設につい

    インターネットメディア

    執筆者: 本人以外  

    JEITA  

    2003年03月

  • 並列処理アプリのプログラム開発を容易に、コンパイラに新技術

    インターネットメディア

    執筆者: 本人以外  

    IT Pro ニュース  

    2003年03月

  • 高性能コンピュータを性能アップ-APC技術で国際シンポ 最大10.7倍に高速化・平均で3.5倍 ハードの変更無しに数年先の性能得られる

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞  

    2003年03月

  • 並列コンピュータを10倍以上速くするソフトウエアの開発に成功

    インターネットメディア

    執筆者: 本人以外  

    経済産業省 報道発表  

    2003年03月

  • 並列コンピュータを10倍高速化【IT】」(13時15分

    インターネットメディア

    執筆者: 本人以外  

    知財情報局 @braina.com(科学新聞社)  

    2003年03月

  • 笠原早大教授ら並列コンピューターを10倍高速化コンパイラ技術開発 国際シンポで成果発表へ

    新聞・雑誌

    執筆者: 本人以外  

    科学新聞  

    2003年03月

  • 並列電算機の能力をソフトウェアで十倍に「アドバンストコンパイラプロ」

    新聞・雑誌

    執筆者: 本人以外  

    化学工業日報  

    2003年03月

  • 平均3.5倍の高速化実現する並列化コンパイラ

    インターネットメディア

    執筆者: 本人以外  

    KureJBC  

    2003年03月

  • 富士通など、並列コンピュータを10倍以上高速化するソフトを開発

    インターネットメディア

    執筆者: 本人以外  

    ZDNet News  

    2003年02月

  • コンピューター並列で処理速度10倍に、新ソフト開発

    インターネットメディア

    執筆者: 本人以外  

    Yahoo Japan News(読売新聞)  

    2003年02月

  • 情報処理開発協などが最新並列コンピューターの高速化ソフト

    インターネットメディア

    執筆者: 本人以外  

    日本工業新聞  

    2003年02月

  • 並列コンピュータの処理速度を10倍以上高速化するソフトウェアを共同開発

    インターネットメディア

    執筆者: 本人以外  

    日刊工業新聞  

    2003年02月

  • 早大など、処理10倍高速化できる並列コンピューター用ソフト」(6時52分

    インターネットメディア

    執筆者: 本人以外  

    日経新聞 ITビジネス&ニュース  

    2003年02月

  • “NEDO develops software speeding up computer operation 10 times"(14時46分)

    インターネットメディア

    執筆者: 本人以外  

    KYODO NEWS  

    2003年02月

  • 「高速演算処理ソフトを開発」日立など産学官共同で

    新聞・雑誌

    執筆者: 本人以外  

    読売新聞  

    2003年02月

  • 「最新並列コンピューター10倍以上に高速化」情報処理開発協などがソフト

    新聞・雑誌

    執筆者: 本人以外  

    日本工業新聞  

    2003年02月

  • 「処理速度10倍高速化ソフト」並列コンピューター早大など開発

    新聞・雑誌

    執筆者: 本人以外  

    日経産業新聞  

    2003年02月

  • 「並列計算機処理速度10倍以上に」JIPDEC並列コンパイラー開発

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    2003年02月

  • 「並列コンピューター処理速度10倍の高速ソフト開発」日立や早大など

    新聞・雑誌

    執筆者: 本人以外  

    日本経済新聞  

    2003年02月

  • 「並列コンピューター向け高速コンパイラー開発」NEDO

    新聞・雑誌

    執筆者: 本人以外  

    化学工業日報  

    2003年02月

  • 「並列コンピュータを高速化」JIPDEC、富士通などと共同開発 日立がソフト開発

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞  

    2003年02月

  • JEITA 産学連携で「IT最前線」講座の開設を推進

    インターネットメディア

    執筆者: 本人以外  

    BCN  

    2003年02月

  • 並列コンピュータを10倍以上速くするソフトウェアの開発に成功

    その他

    執筆者: 本人以外  

    富士通プレスリリース  

    2003年02月

  • 並列コンピュータを10倍以上速くするソフトウェアの開発に成功

    インターネットメディア

    執筆者: 本人以外  

    朝日新聞企画運営  

    2003年02月

  • コンピューター並列で処理速度10倍に、新ソフト開発

    インターネットメディア

    執筆者: 本人以外  

    読売新聞  

    2003年02月

  • 処理速度を最高10倍アップNEDO、新ソフト開発

    インターネットメディア

    執筆者: 本人以外  

    京都新聞  

    2003年02月

  • 日立製作所、並列コンピュータの処理速度を10倍以上高速化するコンパイラを共同開発

    インターネットメディア

    執筆者: 本人以外  

    PCWeb  

    2003年02月

  • 並列コンピュータを10倍速くするソフトウェアを開発

    インターネットメディア

    執筆者: 本人以外  

    nth dimension  

    2003年02月

  • 平均3.5倍の高速化実現する並列化コンパイラ」(19時12分

    インターネットメディア

    執筆者: 本人以外  

    日経BP  

    2003年02月

  • 福島民報 Web掲載

    インターネットメディア

    執筆者: 本人以外  

    福島民報  

    2003年02月

  • 並列コンピュータを10倍以上速くするソフトウェアの開発に成功

    インターネットメディア

    執筆者: 本人以外  

    同志社大学  

    2003年02月

  • 第3部 科学技術の振興に関して講じた施策 第2章 科学技術の重点化戦略 第2節 国家的・社会的課題に対応した研究開発の重点化2. 情報通信分野 に掲載

    インターネットメディア

    執筆者: 本人以外  

    平成14年版 科学技術白書  

    2002年06月

  • 産学協力でIT技術者 養成

    テレビ・ラジオ番組

    執筆者: 本人以外  

    NHK  

    2002年04月

  • 産学連携で大学で講義初回の講義風景、学生へのインタビューが映像として流れました。

    テレビ・ラジオ番組

    執筆者: 本人以外  

    NHK   経済最前線  

    2002年04月

  • 産学連携でIT技術者を育成

    テレビ・ラジオ番組

    執筆者: 本人以外  

    NHK  

    2002年03月

  • JEITA寄付講座「IT最前線」の開講

    インターネットメディア

    執筆者: 本人以外  

    日本私立大学連盟HP  

    2002年03月

  • JEITA 産学連携で「IT最前線」講座の開設を推進(WebBCN)

    インターネットメディア

    執筆者: 本人以外  

    Mycom PC Web  

    2002年03月

  • JEITA 産学連携で「IT最前線」講座の開設を推進

    新聞・雑誌

    執筆者: 本人以外  

    朝日新聞  

    2002年03月

  • 電機メーカー技術者派遣、東大・早大などでIT講座

    新聞・雑誌

    執筆者: 本人以外  

    読売新聞  

    2002年03月

  • JEITA、IT技術者の育成で産学連携のJEITA講座“IT最前線"を開講

    インターネットメディア

    執筆者: 本人以外  

    ASCII24  

    2002年03月

  • JEITA寄付講座「IT最前線」の開講

    インターネットメディア

    執筆者: 本人以外  

    早稲田大学ニュースフラッシュ  

    2002年03月

  • JEITA、東大などと連携し企業の技術者が講義を行う講座「IT最前線」を開設

    インターネットメディア

    執筆者: 本人以外  

    日経PressRelease  

    2002年03月

  • IT企業9社、東大など3大学で出前講座-人材育成で経産省が後押し

    インターネットメディア

    執筆者: 本人以外  

    LYCOSニュース  

    2002年03月

  • JEITA講座「IT最前線」の開設について

    インターネットメディア

    執筆者: 本人以外  

    JEITA  

    2002年03月

  • IT企業が東大などで講義 電子情報技術産業協会

    新聞・雑誌

    執筆者: 本人以外  

    山陽新聞社  

    2002年03月

  • Close up 新プロジェクト紹介:アドバンスト並列化コンパイラ技術研究開発

    会誌・広報誌

    執筆者: 本人以外  

    NEDO BEST MIX vol.47  

    2001年03月

  • 100倍速コンピュータ技術 通産、官民で研究会

    新聞・雑誌

    執筆者: 本人以外  

    日刊工業新聞  

    1999年02月

  • とかく世代交代は難しい スパコンに限界が来た 超並列機時代へ ソフト開発これから

    新聞・雑誌

    執筆者: 本人以外  

    朝日新聞  

    1993年12月

  • 市場開花へ向かう超並列コンピュータ

    新聞・雑誌

    執筆者: 本人以外  

    週刊コンピューターワールド  

    1991年04月

  • 並列コンピュータの動向

    新聞・雑誌

    執筆者: 本人以外  

    電波新聞 Data Communication  

    1991年01月

  • 早大が高性能コンパイラー 電算機プログラム 並列処理を高速化

    新聞・雑誌

    執筆者: 本人以外  

    日本工業新聞  

    1990年05月

  • 並列処理コンピュータに関する研究

    新聞・雑誌

    執筆者: 本人以外  

    受験講座4月号  

    1989年04月

  • この人を尋ねて -早稲田大学理工学部電気工学科助教授 笠原博徳氏- 独創性が評価 並列処理で新手法

    新聞・雑誌

    執筆者: 本人以外  

    日本情報産業新聞  

    1988年10月

  • 高速並列処理マシンを開発 早稲田大学 自動処理技術を確立 64CPUまで増設可能に

    新聞・雑誌

    執筆者: 本人以外  

    日本情報産業新聞  

    1988年08月

  • 高性能WS百台を購入 ネットワーク構築

    新聞・雑誌

    執筆者: 本人以外  

    科学新聞  

    1988年02月

  • 第一回IFACヤング・オーサーズ・プライズを受賞した笠原博徳先生

    会誌・広報誌

    執筆者: 本人以外  

    早稲田ウィークリー554号  

    1987年11月

  • オスカー(OSCAR)マルチ・プロセシング スケジューリング理論を用いた、世界有数のコンピュータ

    新聞・雑誌

    執筆者: 本人以外  

    早稲田学生新聞  

    1987年10月

  • 早大理工学部、汎用マルチプロセサ上で並列Prolog処理系を開発中

    新聞・雑誌

    執筆者: 本人以外  

    日経AI  

    1987年09月

  • 早稲田大学オープンイノベーション戦略

    会誌・広報誌

    大学マネジメント  

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論文

  • OSCAR自動並列化コンパイラによる並列化オーバヘッド削減のためのタスク融合手法を用いた実ラダーアプリケーションの並列化

    川角 冬馬, 見神 広紀, 吉川 智哉, 細見 武郎, 追立 真吾, 木村 啓二, 笠原 博徳

    情報処理学会論文誌   65 ( 2 ) 539 - 551  2024年02月  [査読有り]

    担当区分:最終著者

  • Automatic Deep Learning Parallelization for Vector Multicore Chips with the OSCAR Parallelizing and the TVM Open-Source Deep Learning Compiler

    Fumiaki Onishi, Ryosei Otaka, Kazuki Fujita, Tomoki Suetsugu, Tohma Kawasumi, Toshiaki Kitamura, Hironori Kasahara, Keiji Kimura

    Proc. of The 36th International Workshop on Languages and Compilers for Parallel Computing (LCPC 2023), Lexington, Kentucky, USA.    2023年10月  [査読有り]

  • 深層学習コンパイラTVMのベクトルマルチコア向けコード生成手法の検討

    大西 文彬, 大髙 凌聖, 藤田 一輝, 末次 智貴, 川角 冬馬, 北村 俊明, 笠原 博徳, 木村 啓二

    研究報告システム・アーキテクチャ(ARC)   2023-ARC-254 ( 8 ) 1 - 8  2023年08月  [査読有り]

  • 各コアがローカルメモリを持つ組み込みベクトルマルチコアでの畳み込み層演算の評価

    大高 凌聖, 小池 穂乃花, 磯野 立成, 川角 冬馬, 北村 俊明, 見神 広紀, 納富 昭, 木村 貞弘, 木村 啓二, 笠原 博徳

    情報処理学会研究報告   2023-EMB-62 ( 32 )  2023年03月  [査読有り]

    担当区分:最終著者

  • Jetson Xavier NXにおけるORB-SLAM3の低消費電力化の検討

    林 頼人, 見神 広紀, 納富 昭, 木村 貞弘, 木村 啓二, 笠原 博徳

    信学技報, IEICE Technical Report, CPSY2022-40, DC2022-99   CPSY2022-40  2023年03月  [査読有り]

    担当区分:最終著者

  • Parallelizing Factory Automation Ladder Programs by OSCAR Automatic Parallelizing Compiler

    Tohma Kawasumi, Tsumura Yuta, Hiroki Mikami, Tomoya Yoshikawa, Takero Hosomi, Shingo Oidate, Keiji Kimura, Hironori Kasahara

    Proc. of the 35th International Workshop on Languages and Compilers for Parallel Computing (LCPC2022)    2022年10月  [査読有り]

    担当区分:最終著者

  • OSCAR自動並列化コンパイラを用いたラダープログラムの並列性解析

    津村 雄太, 川角 冬馬, 見神 広紀, 川上 大樹, 細見 武郎, 追立 真吾, 木村 啓二, 笠原 博徳

    情報処理学会研究報告   ( 53 )  2022年03月

    担当区分:最終著者

  • ORB-SLAM3のローカルマッピングの並列化とコア割り当て手法の提案

    山本 一貴, 長ヶ部拓吾, 小池穂乃花, 川角 冬馬, 藤田 一輝, 北村 俊明, 川島 慧大, 納富 昭, 木村 貞弘, 木村 啓二, 笠原 博徳

    信学技報   121 ( 425, CPSY2021-58 ) 79 - 74  2022年03月

    担当区分:最終著者

  • 組込みシステムにおける並列化技術動向

    木村 啓二, 梅田 弾, 笠原 博徳

    システム/制御/情報   66 ( 1 ) 2 - 7  2022年01月  [査読有り]  [招待有り]

    担当区分:最終著者

  • Parallelizing Compiler Translation Validation Using Happens-Before and Task-Set

    Jixin Han, Tomofumi Yuki, Michelle Mills Strout, Dan Umeda, Hironori Kasahara, Keiji Kimura

        87 - 93  2021年11月  [査読有り]

    DOI

  • OSCAR Parallelizing and Power Reducing Compiler and API for Heterogeneous Multicores : (Invited Paper)

    Hironori Kasahara, Keiji Kimura, Toshiaki Kitamura, Hiroki Mikami, Kazutaka Morita, Kazuki Fujita, Kazuki Yamamoto, Tohma Kawasumi

    2021 IEEE/ACM SC'21 Workshop on Programming Environments for Heterogeneous Computing (PEHC)     10 - 19  2021年11月  [査読有り]  [招待有り]

    担当区分:筆頭著者

    DOI

  • Performance Evaluation of OSCAR Multi-target Automatic Parallelizing Compiler on Intel, AMD, Arm and RISC-V Multicores

    Birk Martin Magnussen, Tohma Kawasumi, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

       2021年10月  [査読有り]

  • Engineering Education in the Age of Autonomous Machines

    Shaoshan Liu, Jean-Luc Gaudiot, Hironori Kasahara

    IEEE Computer   54 ( 4 ) 66 - 69  2021年04月  [査読有り]

    担当区分:最終著者

  • OSCARコンパイラによるMATLAB/Simulinkアプリケーションの自動並列化

    古山 凌, 津村 雄太, 川角 冬馬, 仲田 優哉, 梅田 弾, 木村 啓二, 笠原 博徳

    情報処理学会第236回システム・アーキテクチャ・第194回システムとLSIの設計技術・第56回組込みシステム合同研究発表会(ETNET2021)    2021年03月

    担当区分:最終著者

  • Sparse Neural NetworkにおけるSpMMの並列/ベクトル化による高速化

    田處 雄大, 木村 啓二, 笠原 博徳

    情報処理学会第236回システム・アーキテクチャ・第194回システムとLSIの設計技術・第56回組込みシステム合同研究発表会(ETNET2021)    2021年03月

    担当区分:最終著者

  • 早稲田大学のベンチャー創出と'Lab to Market'への期待

    笠原 博徳

    STE Relay Column : Narratives 130, 早稲田大学オープン・イノベーション戦略研究機構 科学技術と新事業創造リサーチ・ファクトリー    2021年03月  [招待有り]

    担当区分:筆頭著者

  • Computer Education in the Age of COVID-19

    Jean-Luc Gaudiot, Hironori Kasahara

    Computer, January 2020, IEEE Computer Society   53 ( 10 ) 114 - 118  2020年10月  [査読有り]

    担当区分:最終著者

    DOI

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    17
    被引用数
    (Scopus)
  • Local Memory Mapping of Multicore Processors on an Automatic Parallelizing Compiler

    Yoshitake Oki, Yuto Abe, Kazuki Yamamoto, Kohei Yamamoto, Tomoya Shirakawa, Akimasa Yoshida, Keiji Kimura, Hironori Kasahara

    IEICE Transaction on Electronics Special Section on “Low-Power and High-Speed Chips”   E103-C ( 3 ) 98 - 109  2020年03月  [査読有り]  [国内誌]

    担当区分:最終著者

    DOI

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  • Compiler Software Coherent Control for Embedded High Performance Multicore

    Boma A. Adhi, Tomoya Kashimata, Ken Takahashi, Keiji Kimura, Hironori Kasahara

    IEICE Transaction on Electronics Special Section on “Low-Power and High-Speed Chips”   E103-C ( 3 ) 85 - 97  2020年03月  [査読有り]  [国内誌]

    担当区分:最終著者

    DOI

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    2
    被引用数
    (Scopus)
  • マルチターゲット自動並列化コンパイラにおけるアクセラレータコスト推定手法の検討

    山本 一貴, 藤田 一輝, 柏俣 智哉, 高橋 健, ADHI, Boma anantasatya, 北村 俊明, 川島 慧大, 納富 昭, 森 裕司, 木村 啓二, 笠原 博徳

    情報処理学会第232回システム・アーキテクチャ・第191回システムとLSIの設計技術・第53回組込みシステム合同研究発表会(ETNET2020)    2020年02月

    担当区分:最終著者

  • OSCAR自動並列化コンパイラとNECベクトル化コンパイラの協調による ベクトル・パーソナルスパコン上での自動ベクトル並列化

    田處 雄大, 見神 広紀, 細見 岳生, 木村 啓二, 笠原 博徳

    情報処理学会第232回システム・アーキテクチャ・第191回システムとLSIの設計技術・第53回組込みシステム合同研究発表会(ETNET2020)    2020年02月

    担当区分:最終著者

  • OSCARコンパイラのC++プログラム対応の検討

    川角冬馬, TilmanPriesner, 野口真聖, 韓吉新, 見神広紀, 川島慧大, 田中啓士郎, 木村啓二, 笠原博徳

    情報処理学会第232回システム・アーキテクチャ・第191回システムとLSIの設計技術・第53回組込みシステム合同研究発表会(ETNET2020)    2020年02月

    担当区分:最終著者

  • Automatically Parallelizing Compiler Cooperative OSCAR Vector Multicore

    Keiji Kimura, Kazuki Fujita, Kazuki Yamamoto, Tomoya Kashimata, Toshiaki Kitamura, Hironori Kasahara

    International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems    2020年02月  [査読有り]

    担当区分:最終著者

  • 巻頭言--安全と環境に配慮した世界レベルの研究推進を目指して--

    笠原博徳

    早稲田大学環境保全センター「環境 創設40周年記念号」     3 - 3  2019年11月  [招待有り]

    担当区分:筆頭著者

  • Cascaded DMA Controller for Speedup of Indirect Memory Access in Irregular Applications

    Tomoya Kashimata, Toshiaki Kitamura, Keiji Kimura, Hironori Kasahara

    9th Workshop on Irregular Applications: Architectures and Algorithms (IA3 2019)    2019年11月  [査読有り]

    担当区分:最終著者

  • Fast and Highly Optimizing Separate Compilation for Automatic Parallelization

    Tohma Kawasumi, Ryota Tamura, Yuya Asada, Jixin Han, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    The 2019 International Conference on High Performance Computing & Simulation (HPCS 2019)    2019年07月  [査読有り]

    担当区分:最終著者

  • 2018 CS PRESIDENT’S MESSAGE --Collaboration for the Future--

    Hironori Kasahara

    Computer, January 2019, IEEE Computer Society   ( 1-19 ) 72 - 76  2019年03月  [査読有り]  [招待有り]

    担当区分:筆頭著者

  • DMAのカスケード接続による間接ロードの高速化

    柏俣智哉, 北村 俊明, 木村 啓二, 笠原 博徳

    第234回システム・アーキテクチャ・第186回システムとLSIの設計技術合同研究発表会    2019年01月

    担当区分:最終著者

  • Guest Editorial: Special Issue on Network and Parallel Computing for Emerging Architectures and Applications

    Zhang, F., Zhai, J., Snir, M., Jin, H., Kasahara, H., Valero, M.

    International Journal of Parallel Programming   47 ( 3 )  2019年

    DOI

    Scopus

  • Software Cache Coherent Control by Parallelizing Compiler

    Boma A. Adhi, Masayoshi Mase, Yuhei Hosokawa, Yohei Kishimoto, Taisuke Onishi, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science   LNCS 11403. Springer, 2019   17 - 25  2019年01月  [査読有り]

    担当区分:最終著者

  • NPC: 15th IFIP International Conference Network and Parallel Computing

    Feng Zhang, Jidong Zhai, Marc Snir, Hai Jin, Hironori Kasahara, Mateo Valero

    Lecture Notes in Computer Science   11276 ( LNCS )  2018年11月

  • IEEE Division VIII Delegate/Director Candidates

    Hironori Kasahara

    Computer, IEEE Computer Society   50 ( 8 ) 94 - 95  2018年07月  [招待有り]

  • OSCARベクトルマルチコアアーキテクチャのコンパイルフロー構築及び評価

    高橋健, 狩野哲史, 宮本一輝, 河田巧, 柏俣智哉, 牧田哲也, 木村啓二, 笠原博徳

    情報処理学会 第80回全国大会    2018年03月

    担当区分:最終著者

  • OSCAR ベクトルアクセラレータの FPGA 上での性能評価

    柏俣智哉, Boma A. Adhi, 狩野 哲史, 宮本 一輝, 河田 巧, 高橋 健, 牧田 哲也, 北村 俊明, 木村 啓二, 笠原 博徳

    情報処理学会第80回全国大会    2018年03月

    担当区分:最終著者

  • OSCARベクトルマルチコアプロセッサのための自動並列ベクトル化コンパイラフレームワーク

    宮本一輝, 牧田哲也, 高橋健, 柏俣智哉, 河田巧, 狩野哲史, 北村俊明, 木村啓二, 笠原博徳

    第222回システム・アーキテクチャ・第183回システムとLSIの設計技術・第47回組込みシステム合同研究発表会(ETNET2018)    2018年03月

    担当区分:最終著者

  • Preface

    Zhang, F., Zhai, J., Snir, M., Jin, H., Kasahara, H., Valero, M.

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   11276 LNCS  2018年

  • Satisfaction and Sustainability

    Hironori Kasahara

    Computer IEEE Computer Society   51   4 - 6  2018年01月  [査読有り]  [招待有り]

    担当区分:筆頭著者

  • 階層アジャスタブルブロックを用いた自動マルチコア・ローカルメモリ管理とその性能評価

    白川智也, 阿部佑人, 大木吉健, 吉田明正, 木村啓二, 笠原博徳

    第220回システム・アーキテクチャ研究発表会2017-ARC-220(デザインガイア2017)    2017年11月

    担当区分:最終著者

  • IEEE President-Elect Candidates Address Computer Society Concerns

    Hironori Kasahara

    Computer, IEEE Computer Society   50 ( 8 ) 96 - 100  2017年08月  [招待有り]

    担当区分:責任著者

  • Multicore Cache Coherence Control by a Parallelizing Compiler

    Hironori Kasahara, Keiji Kimura, Boma A. Adhi, Yuhei Hosokawa, Yohei Kishimoto, Masayoshi Mase

    IEEE COMPSAC 2017 (The 41th IEEE Computer Society International Conference on Computers, Software & Applications)    2017年07月  [査読有り]

  • Message from the CAP 2017 Organizing Committee

    Cristina Seceleanu, Hironori Kasahara, Tiberiu Seceleanu

       2017年07月  [招待有り]

    DOI

  • 大規模システムを想定したGem5 シミュレータの階層的インターコネクションネットワーク拡張

    小野口達也, 林綾音, 宇高勝之, 松島裕一, 木村啓二, 笠原博徳

    情報処理学会第217回システム・アーキテクチャ研究発表会 ARC-217 組込み技術とネットワークに関するワークショップ(ETNET2017)    2017年03月

    担当区分:最終著者

  • 自動車リアルタイム制御計算の複数クラスタ構成マルチコア上での並列処理

    宮田仁, 島岡護, 見神広紀, 西博史, 鈴木均, 木村啓二, 笠原博徳

    情報処理学会第217回システム・アーキテクチャ研究発表会 ARC-217 組込み技術とネットワークに関するワークショップ(ETNET2017)    2017年03月

    担当区分:最終著者

  • 自動並列化コンパイラのコンパイル時間短縮のための実行プロファイル・フィードバックを用いたコード生成手法

    藤野里奈, 韓吉新, 島岡護, 見神広紀, 宮島崇浩, 高村守幸, 木村啓二, 笠原博徳

    情報処理学会第217回システム・アーキテクチャ研究発表会 ARC-217 組込み技術とネットワークに関するワークショップ(ETNET2017)    2017年03月

    担当区分:最終著者

  • Automatic Local Memory Management for Multicores Having Global Address Space

    Kouhei Yamamoto, Tomoya Shirakawa, Yoshitake Oki, Akimasa Yoshida, Keiji Kimura, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING, LCPC 2016   10136   282 - 296  2017年  [査読有り]

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    Embedded multicore processors for hard real-time applications like automobile engine control require the usage of local memory on each processor core to precisely meet the real-time deadline constraints, since cache memory cannot satisfy the deadline requirements due to cache misses. To utilize local memory, programmers or compilers need to explicitly manage data movement and data replacement for local memory considering the limited size. However, such management is extremely difficult and time consuming for programmers. This paper proposes an automatic local memory management method by compilers through (i) multi-dimensional data decomposition techniques to fit working sets onto limited size local memory (ii) suitable block management structures, called Adjustable Blocks, to create application specific fixed size data transfer blocks (iii) multi-dimensional templates to preserve the original multi-dimensional representations of the decomposed multi-dimensional data that are mapped onto one-dimensional Adjustable Blocks (iv) block replacement policies from liveness analysis of the decomposed data, and (v) code size reduction schemes to generate shorter codes. The proposed local memory management method is implemented on the OSCAR multi-grain and multi-platform compiler and evaluated on the Renesas RP2 8 core embedded homogeneous multicore processor equipped with local and shared memory. Evaluations on 5 programs including multimedia and scientific applications show promising results. For instance, speedups on 8 cores compared to single core execution using off-chip shared memory on an AAC encoder program, a MPEG2 encoder program, Tomcatv, and Swim are improved from 7.14 to 20.12, 1.97 to 7.59, 5.73 to 7.38, and 7.40 to 11.30, respectively, when using local memory with the proposed method. These evaluations indicate the usefulness and the validity of the proposed local memory management method on real embedded multicore processors.

    DOI

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    2
    被引用数
    (Scopus)
  • Kasahara Voted 2017 Computer Society President-Elect

    Hironori Kasahara, Jean Luc Gaudiot

    Computer, IEEE Computer Society   49 ( 12 ) 90 - 92  2016年12月  [招待有り]

    DOI

  • Architecture Design for the Environmental Monitoring System over the Winter Season

    Koichiro Yamashita, Takahisa Suzuki, Hongchun Li, Chen Ao, Yi Xu, Jun Tian, Keiji Kimura, Hironori Kasahara

    Proceedings of the 14th ACM International Symposium on Mobility Management and Wireless Access     27 - 34  2016年11月  [査読有り]

    DOI

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    2
    被引用数
    (Scopus)
  • Reducing parallelizing compilation time by removing redundant analysis

    Jixin Han, Rina Fujino, Ryota Tamura, Mamoru Shimaoka, Hiroki Mikami, Moriyuki Takamura, Sachio Kamiya, Kazuhiko Suzuki, Takahiro Miyajima, Keiji Kimura, Hironori Kasahara

    SEPS 2016 - Proceedings of the 3rd International Workshop on Software Engineering for Parallel Systems, co-located with SPLASH 2016     1 - 9  2016年10月  [査読有り]

    担当区分:最終著者

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    Parallelizing compilers employing powerful compiler optimizations are essential tools to fully exploit performance from today's computer systems. These optimizations are supported by both highly sophisticated program analysis techniques and aggressive program restructuring techniques. However, the compilation time for such powerful compilers becomes larger and larger for real commercial application due to these strong program analysis techniques. In this paper, we propose a compilation time reduction technique for parallelizing compilers. The basic idea of the proposed technique is based on an observation that parallelizing compilers apply multiple program analysis passes and restructuring passes to a source program but all program analysis passes do not have to be applied to the whole source program. Thus, there is an opportunity for compilation time reduction by removing redundant program analysis. We describe the removing redundant program analysis techniques considering the inter-procedural propagation of analysis update information in this paper. We implement the proposed technique into OSCAR automatically multigrain parallelizing compiler. We then evaluate the proposed technique by using three proprietary large scale programs. The proposed technique can remove 37.7% of program analysis time on average for basic analysis includes def-use analysis and dependence calculation, and 51.7% for pointer analysis, respectively.

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    2
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    (Scopus)
  • LLVMを用いたベクトルアクセラレータ用コードのコンパイル手法

    丸岡晃, 無州祐也, 狩野哲史, 持山貴司, 北村俊明, 神谷幸男, 高村守幸, 木村啓二, 笠原博徳

    情報処理学会2016年並列/分散/協調処理に関する『松本』サマー・ワークショップ (SWoPP松本2016) Vol.2016-ARC-221 No.4    2016年08月

    担当区分:最終著者

  • OSCARコンパイラを用いた医用画像フィルタリングのマルチグレイン並列処理

    奥村万里子, 柴崎大侑, 桑島昂平, 見神広紀, 木村啓二, 門下康平, 中野恵一, 笠原博徳

    第153回ハイパフォーマンスコンピューティング研究発表会    2016年03月

    担当区分:最終著者

  • OSCARコンパイラを用いた医用画像3Dノイズリダクションの自動マルチグレイン並列処理

    柴崎大侑, 桑島昂平, 奥村万里子, 見神広紀, 木村啓二, 門下康平, 中野恵一, 笠原博徳

    第153回ハイパフォーマンスコンピューティング研究発表会    2016年03月

    担当区分:最終著者

  • OSCAR自動並列化コンパイラにおける解析時データ構造変換による並列性抽出手法

    影浦直人, 和気珠実, 韓吉新, 木村啓二, 笠原博徳

    第153回ハイパフォーマンスコンピューティング研究発表会    2016年03月

    担当区分:最終著者

  • 組み込み向けモデルベース開発アプリケーションのプロファイル情報を用いたマルチコア用マルチグレイン並列処理

    梅田 弾, 鈴木 貴広, 見神 広紀, 木村 啓二, 笠原 博徳

    情報処理学会論文誌   57 ( 2 ) 1 - 12  2016年02月  [査読有り]

    担当区分:最終著者

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    現在の組み込みシステム開発ではMATLAB/Simulinikに代表されるモデルベース開発ツールがよく使用されるようになっている.また,開発されたモデルの複雑化とともに,このようなツールで開発されるアプリケーションのマルチコア上での高性能化,低消費電力化の要求が高まってきている.この要求に対して,モデル中のブロック間並列性を利用した並列化の提案はされているが,ブロック間だけでなく,ブロック内の並列性を利用したアプリケーション全体の並列性を有効利用できる方式は提案されていない.そこで,本論文では逐次Cプログラムから並列化Cプログラムを生成可能なOSCAR自動並列化コンパイラを用いて,MATLAB/SimulinkからEmbedded Coderを使って自動生成されたCプログラムに対して,モデル上に現れるブロック間並列性および,ブロック内のベクトル演算やユーザカスタマイズのコードからループ並列性を抽出し,マルチグレイン並列化を行う.また,マルチグレイン並列化の際に,Simulink上で得られたプロファイル情報を使ったタスクスケジューリングを行うことによりスケジューリングの精度向上を行う.提案手法によりXeon X5670上の6コアを使い,逐次実行時間と比較して道路追従アプリケーションでは4.21倍,血管抽出アプリケーションでは5.80倍,異常検出アプリケーションでは4.10倍の速度向上率が得られた.また,道路追従アプリケーションに関しては逐次の最悪実行時の実行時間と比較して,4.81倍の速度向上率が得られた.Model-based development tools such as the MATLAB/Simulink have become popular for development of embedded systems recently. These applications require high performance and low power processing on multicores. Therefore, several researchers have proposed parallel processing of these applications utilizing parallelism among blocks in these models. However, no one proposes a method to extract all parallelism from not only among blocks but also in a block in these models. This paper proposes multigrain parallelization of C program generated by Embedded Coder from MATLAB/Simulink utilizing both coarse grain task parallelism among blocks and loop parallelism in a block including a vector operation or user's customized code using the OSCAR automatic parallelizing compiler. The compiler generates a parallelized C program from a sequential C program. The proposed method utilizes profiling information on Simulink to improve scheduling results into a multicore. It attains 4.21 times speedup for road tracking application, 5.80 times speedup for vessel detecting application and 4.10 times speedup for abnormality detecting application using six cores of Xeon X5670 compared with case of an ordinary sequential execution. Also, it attains 4.81 times speed up for road tracking application in worse case execution.

    CiNii

  • Coarse grain task parallelization of earthquake simulator GMS using OSCAR compiler on various Cc-NUMA servers

    Mamoru Shimaoka, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   9519   238 - 253  2016年  [査読有り]

    担当区分:最終著者

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    This paper proposes coarse grain task parallelization for a earthquake simulation program using Finite Difference Method to solve the wave equations in 3-D heterogeneous structure or the Ground Motion Simulator (GMS) on various cc-NUMA servers using IBM, Intel and Fujitsu multicore processors. The GMS has been developed by the National Research Institute for Earth Science and Disaster Prevention (NIED) in Japan. Earthquake wave propagation simulations are important numerical applications to save lives through damage predictions of residential areas by earthquakes. Parallel processing with strong scaling has been required to precisely calculate the simulations quickly. The proposed method uses the OSCAR compiler for exploiting coarse grain task parallelism efficiently to get scalable speed-ups with strong scaling. The OSCAR compiler can analyze data dependence and control dependence among coarse grain tasks, such as subroutines, loops and basic blocks. Moreover, locality optimizations considering the boundary calculations of FDM and a new static scheduler that enables more efficient task schedulings on cc-NUMA servers are presented. The performance evaluation shows 110 times speed-up using 128 cores against the sequential execution on a POWER7 based 128 cores cc-NUMA server Hitachi SR16000 VM1, 37.2 times speed-up using 64 cores against the sequential execution on a Xeon E7-8830 based 64 cores cc-NUMA server BS2000, 19.8 times speed-up using 32 cores against the sequential execution on a Xeon X7560 based 32 cores cc-NUMA server HA8000/RS440, 99.3 times speed-up using 128 cores against the sequential execution on a SPARC64 VII based 256 cores cc-NUMA server Fujitsu M9000, 9.42 times speed-up using 12 cores against the sequential execution on a POWER8 based 12 cores cc-NUMA server Power System S812L.

    DOI

    Scopus

  • Multigrain parallelization for model-based design applications using the OSCAR compiler

    Dan Umeda, Takahiro Suzuki, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   9519   125 - 139  2016年  [査読有り]

    担当区分:最終著者

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    Model-based design is a very popular software development method for developing a wide variety of embedded applications such as automotive systems, aircraft systems, and medical systems. Model-based design tools like MATLAB/Simulink typically allow engineers to graphically build models consisting of connected blocks for the purpose of reducing development time. These tools also support automatic C code generation from models with a special tool such as Embedded Coder to map models onto various kinds of embedded CPUs. Since embedded systems require real-time processing, the use of multi-core CPUs poses more opportunities for accelerating program execution to satisfy the real-time constraints. While prior approaches exploit parallelism among blocks by inspecting MATLAB/Simulink models, this may lose an opportunity for fully exploiting parallelism of the whole program because models potentially have parallelism within a block. To unlock this limitation, this paper presents an automatic parallelization technique for auto-generated C code developed by MATLAB/Simulink with Embedded Coder. Specifically, this work (1) exploits multi-level parallelism including inter-block and intra-block parallelism by analyzing the auto-generated C code, and (2) performs static scheduling to reduce dynamic overheads as much as possible. Also, this paper proposes an automatic profiling framework for the auto-generated code for enhancing static scheduling, which leads to improving the performance of MATLAB/Simulink applications. Performance evaluation shows 4.21 times speedup with six processor cores on Intel Xeon X5670 and 3.38 times speedup with four processor cores on ARM Cortex-A15 compared with uniprocessor execution for a road tracking application.

    DOI

    Scopus

    9
    被引用数
    (Scopus)
  • データ多次元整合分割によるマルチコア・ローカルメモリ管理手法

    山本康平, 白川智也, 吉田明正, 木村啓二, 笠原博徳

    情報処理学会第210回システム・アーキテクチャ研究発表会 Vol.2016-ARC-218 No.10   115 ( 400 ) 55 - 60  2016年01月

    担当区分:最終著者

    CiNii

  • Android video processing system combined with automatically parallelized and power optimized code by OSCAR compiler

    Bui Duc Binh, Tomohiro Hirano, Hiroki Mikami, Hideo Yamamoto, Keiji Kimura, Hironori Kasahara

    Journal of Information Processing   24 ( 3 ) 504 - 511  2016年  [査読有り]

    担当区分:最終著者

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    The emergence of multi-core processors in smart devices promises higher performance and low power consumption. The parallelization of applications enables us to improve their performance. However, simultaneously utilizing many cores would drastically drain the device battery life. This paper shows a demonstration system of realtime video processing combined with power reduction controlled by the OSCAR automatic parallelization compiler on ODROID-X2, an open Android development platform based on Samsung Exynos4412 Prime with 4 ARM Cortext- A9 cores. In this paper, we exploited the DVFS framework, core partitioning, and profiling technique and OSCAR parallelization - power control algorithm to reduce the total consumption in a real-time video application. The demonstration results show that it can cut power consumption by 42.8% for MPEG-2 Decoder application and 59.8% for Optical Flow application by using 3 cores in both applications.

    DOI

    Scopus

  • Accelerating Multicore Architecture Simulation Using Application Profile

    Keiji Kimura, Gakuho Taguchi, Hironori Kasahara

    2016 IEEE 10TH INTERNATIONAL SYMPOSIUM ON EMBEDDED MULTICORE/MANY-CORE SYSTEMS-ON-CHIP (MCSOC)     177 - 184  2016年  [査読有り]

    担当区分:最終著者

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    Architecture simulators play an important role in exploring frontiers in the early stages of the architecture design. However, the execution time of simulators increases with an increase the number of cores. The sampling simulation technique that was originally proposed to simulate single-core processors is a promising approach to reduce simulation time. Two main hurdles for multi/many-core are preparing sampling points and thread skewing at functional simulation time. This paper proposes a very simple and low-error sampling-based acceleration technique for multi/many-core simulators. For a parallelized application, an iteration of a large loop including a parallelizable program part, is defined as a sampling unit. We apply X-means method to a profile result of the collection of iterations derived from a real machine to form clusters of those iterations. Multiple iterations are exploited as sampling points from these clusters. We execute the simulation along the sampling points and calculate the number of total execution cycles. Results from a 16-core simulation show that our proposed simulation technique gives us a maximum of 443x speedup with a 0.52% error and 218x speedup with 1.50% error on an average.

    DOI

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    3
    被引用数
    (Scopus)
  • Annotatable systrace: An extended linux ftrace for tracing a parallelized program

    Daichi Fukui, Mamoru Shimaoka, Hiroki Mikami, Dominic Hillenbrand, Hideo Yamamoto, Keiji Kimura, Hironori Kasahara

    SEPS 2015 - Proceedings of the 2nd International Workshop on Software Engineering for Parallel Systems     21 - 25  2015年10月  [査読有り]

    担当区分:最終著者

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    Investigation of the runtime behavior is one of the most important processes for performance tuning on a computer system. Profiling tools have been widely used to detect hot-spots in a program. In addition to them, tracing tools produce valuable information especially from parallelized programs, such as thread scheduling, barrier synchronizations, context switching, thread migration, and jitter by interrupts. Users can optimize a runtime system and hardware configuration in addition to a program itself by utilizing the attained information. However, existing tools provide information per process or per function. Finer information like task-or loop-granularity should be required to understand the program behavior more precisely. This paper has proposed a tracing tool, Annotatable Systrace, to investigate runtime execution behavior of a parallelized program based on an extended Linux ftrace. The Annotatable Systrace can add arbitrary annotations in a trace of a target program. The proposed tool exploits traces from 183.equake, 179.art, and mpeg2enc on Intel Xeon X7560 and ARMv7 as an evaluation. The evaluation shows that the tool enables us to observe load imbalance along with the program execution. It can also generate a trace with the inserted annotations even on a 32-core machine. The overhead of one annotation on Intel Xeon is 1.07 us and the one on ARMv7 is 4.44 us, respectively.

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    4
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    (Scopus)
  • Nominees for Computer Society Officers and Board of Governors Positions in 2016

    Jean-Luc Gaudiot, Hironori Kasahara

    IEEE Computer Society Computer     96 - 97  2015年08月  [招待有り]

  • 動画像デコーディングのIntelおよびARMマルチコア上での並列処理の評価

    和気珠実, 飯塚修平, 見神広紀, 木村啓二, 笠原博徳

    情報処理学会 第170回SLDM・第36回EMB合同研究発表会(ETNET2015)組込みシステム合同研究発表会    2015年03月

    担当区分:最終著者

  • 自動並列化・低消費電力化された複数アプリケーションに対するマルチコア用ダイナミックスケジューリング手法

    後藤隆志, 武藤康平, 平野智大, 見神広紀, 高橋宇一郎, 井上 栄, 富, 木村啓二, 笠原博徳

    情報処理学会 第170回SLDM・第36回EMB合同研究発表会(ETNET2015)組込みシステム合同研究発表会    2015年03月

    担当区分:最終著者

  • OSCAR自動並列化コンパイラを用いたリアルタイム動画像アプリケーションのHaswellマルチコア上での低消費電力化

    飯塚 修平, 山本 英雄, 平野 智大, 岸本 耀平, 後藤 隆志, 見神 広紀, 木村 啓二, 笠原 博徳

    情報処理学会 第170回SLDM・第36回EMB合同研究発表会(ETNET2015)組込みシステム合同研究発表会   114 ( 507 ) 219 - 224  2015年03月

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    スマートフォンやノートパソコンといったモバイル端末からデータセンタで利用されるサーバーマシンまで,あらゆる計算機において消費電力の削減が最重要課題となっている.これは、消費電力の削減によりモバイル機器においてはバッテリー持続時間の延長により利便性が大幅に向上し,またサーバーマシンにおいては膨大な電力コストや空調コストの削減が実現できるからである.これらの計算機は高性能かつ低消費電力を実現するためにマルチコアプロセッサを搭載したものが主流となっている.しかしながらマルチコアの資源を有効活用してこれらを実現するためには,プログラムの並列化が不可欠であり手動で行うには膨大な工数を必要とする.本稿では,医用・防犯・個人認証・車載などで広く利用されているリアルタイム物体認識処理に対して,OSCAR自動並列化コンパイラによるDVFS及びclock gatingによる電力制御を適用し,現在幅広く利用されているIntel Haswell Core i7-4770Kマルチコア上で評価した. Intel Haswellマルチコア上で,Webカメラからの画像の入力・人の顔の認識処理・画面描画というリアルタイムなシステム全域における消費電力の削減を行ったところ, 1PE逐次実行では電力制御なしの場合の31.06[W]から電力制御ありの場合では28.74[W]に、3PEで並列化実行した場合では電力制御なし場合のの41.73[W]から電力制御の場合では17.78[W]に消費電力を削減したことが確認され,物体認識処理におけるマルチコア用のコンパイラ自動電力制御の有用性が確認できた.

    CiNii

  • What Will 2022 Look Like? The IEEE CS 2022 Report

    Hasan Alkhatib, Paolo Faraboschi, Eitan Frachtenberg, Hironori Kasahara, Danny Lange, Phil Laplante, Arif Merchant, Dejan Milojicic, Karsten Schwan

    COMPUTER   48 ( 3 ) 68 - 76  2015年03月  [査読有り]

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    Over the last two years, nine IEEE Computer Society tech leaders collaborated to identify important industry advances that promise to change the world by 2022. The 23 technologies provide new insights into the emergence of "seamless intelligence."

  • Evaluation of Automatic Power Reduction with OSCAR Compiler on Intel Haswell and ARM Cortex-A9 Multicores

    Tomohiro Hirano, Hideo Yamamoto, Shuhei Iizuka, Kohei Muto, Takashi Goto, Tamami Wake, Hiroki Mikami, Moriyuki Takamura, Keiji Kimura, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING (LCPC 2014)   8967   239 - 252  2015年  [査読有り]

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    Reducing power dissipation without performance degradation is one of the most important issues for all computing systems, such as supercomputers, cloud servers, desktop PCs, medical systems, smartphones and wearable devices. Exploiting parallelism, careful frequency-and-voltage control and clock-and-power-gating control for multicore/manycore systems are promising to attain performance improvements and reducing power dissipation. However, the hand parallelization and power reduction of application programs are very difficult and time-consuming. The OSCAR automatic parallelization compiler has been developed to overcome these problems by realizing automatic low-power control in addition to the parallelization. This paper evaluates performance of the low-power control technology of the OSCAR compiler on Intel Haswell and ARM multicore platforms. The evaluations show that the power consumption is reduced to 2/5 using 3 cores on the Intel Haswell multicore for the H. 264 decoder and 1/3 for Optical Flow on 3 cores with the power control compared with 3 cores without power control. On the ARM Cortex-A9 using 3 cores, the power control reduces power consumption to 1/2 with the H. 264 decoder and 1/3 with Optical Flow. These show that the OSCAR multi-platform compiler allows us to reduce the power consumption on Intel and ARM multicores.

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  • 自動並列化コンパイラによるソフトウェアキャッシュコヒーレンシ制御手法の評価

    Yohei Kishimoto, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    情報処理学会第205回ARC・第147回HPC合同研究発表会(HOKKE-22)Vol.2014-ARC-213 No.19    2014年12月

    担当区分:最終著者

  • OSCAR コンパイラを用いた H.264/AVC デコーダの Android マルチコアでの低消費電力化

    飯塚 修平, 山本 英雄, 平野 智大, 後藤 隆志, 見神 広紀, 高橋 宇一郎, 井上 栄, 高村 守幸, 木村 啓二, 笠原 博徳

    情報処理学会 第204回計算機アーキテクチャ研究会    2014年10月

    担当区分:最終著者

  • グリーンコンピューティングとスマートグリッドへの期待

    笠原博徳

    技術雑誌スマートグリッド2014.10 「特集スマートグリッドをささえる新技術」     2 - 2  2014年10月  [査読有り]  [招待有り]

    担当区分:筆頭著者

  • グリーンコンピューティングの展望

    木村啓二, 笠原博徳

    技術雑誌スマートグリッド2014.10 「特集スマートグリッドをささえる新技術」   55 ( 14 ) 3 - 8  2014年10月  [査読有り]  [招待有り]

    担当区分:最終著者

  • スレッド間パイプによる逐次化を用いたハッシュ表の並列構築手法

    中山誠, 山崎憲一, 田中聡(NTTドコモ, 笠原博徳

    電子情報通信学会論文誌. D, 情報・システム   Vol. J97-D(10) ( 10 ) 1541 - 1552  2014年10月  [査読有り]

    J-GLOBAL

  • OSCAR Compiler Controlled Multicore Power Reduction on Android Platform

    Hideo Yamamoto, Tomohiro Hirano, Kohei Muto, Hiroki Mikami, Takashi Goto, Dominic Hillenbrand, Moriyuki Takamura, Keiji Kimura, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING, LCPC 2013   8664   155 - 168  2014年09月  [査読有り]

    担当区分:最終著者

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    In recent years, smart devices are transitioning from single core processors to multicore processors to satisfy the growing demands of higher performance and lower power consumption. However, power consumption of multicore processors is increasing, as usage of smart devices become more intense. This situation is one of the most fundamental and important obstacle that the mobile device industries face, to extend the battery life of smart devices. This paper evaluates the power reduction control by the OSCAR Automatic Parallelizing Compiler on an Android platform with the newly developed precise power measurement environment on the ODROID-X2, a development platform with the Samsung Exynos4412 Prime, which consists of 4 ARM Cortex-A9 cores. The OSCAR Compiler enables automatic exploitation of multigrain parallelism within a sequential program, and automatically generates a parallelized code with the OSCAR Multi-Platform API power reduction directives for the purpose of DVFS (Dynamic Voltage and Frequency Scaling), clock gating, and power gating. The paper also introduces a newly developed micro second order pseudo clock gating method to reduce power consumption using WFI (Wait For Interrupt). By inserting GPIO (General Purpose Input Output) control functions into programs, signals appear on the power waveform indicating the point of where the GPIO control was inserted and provides a precise power measurement of the specified program area. The results of the power evaluation for real-time Mpeg2 Decoder show 86.7% power reduction, namely from 2.79[W] to 0.37[W] and for real-time Optical Flow show 86.5% power reduction, namely from 2.23[W] to 0.36[W] on 3 core execution.

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  • MATLAB/Simulinkで設計されたエンジン制御Cコードのマルチコア用自動並列化

    梅田弾, 金羽木洋平, 見神広紀, 林明宏, 谷充弘, デンソー, 森裕司, 株)デンソー, 木村啓二, 笠原博徳

    情報処理学会論文誌コンピューティングシステム   55 ( 8 ) 1817 - 1829  2014年08月  [査読有り]

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    近年の自動車では安全性・快適性・環境適合性が求められ,これらを実現するために自動車制御系のソフトウェアが年々より高度化している.制御の高度化と同時に,これらを実現するソフトウェアをリアルタイムで動作させるために,プロセッサの高速化が必要である.しかし,シングルコアの動作周波数の向上が困難であることから,1コアによる処理性能向上が限界となり,今後の自動車制御系でマルチコアへの移行が進んでいくと考えられる.また,自動車制御系において開発期間の短縮および信頼性の向上のためにMATLAB/Simulinkによるモデルベース設計が普及している.しかし,現時点でこのようなモデルベース設計で自動的にコード生成されるソースコードはマルチコア上で自動的に並列処理できるまでには至っていない.そこで,本論文ではMATLAB/Simulinkによって設計された制御モデルからEmbedded Coderにより自動生成されたエンジン制御Cコードをマルチコア上で動作するための並列化手法を提案する.提案手法を用いて,従来手動ではタスク粒度が細かく並列化が困難であった条件分岐と算術代入文からなるエンジン制御CコードをOSCAR自動並列化コンパイラにて自動並列化した.RP2やV850E2R等の組み込みマルチコア上で実行したところ,2コアで最大1.91倍,4コアで最大3.76倍の性能向上が得られた.Recently, more safety, comfort and environmental feasibility are required for the automobile. Accordingly, control systems need performance enhancement on microprocessors for real-time software which realize that. However, the improvement of clock frequency has been limited by power consumption and the performance of a single-core processor which controls power has reached the limits. For these factors, multi-core processors will be used for automotive control system. Recently Model-based Design by MATLAB and Simulink has been used for developing automobile systems because of elimination time of development and improvement of reliability. However, auto-generated-code from MATLAB and Simulink has been functioned on only single core processor so far. This paper proposes a parallelization method of engine control C codes for a multi-core processor generated from MATLAB and Simulink using Embedded Coder. The engine control C code which composed of many conditional branches and arithmetic assignment statements and are difficult to parallelize have been parallelized automatically using OSCAR automatic parallel compiler. In this result, it is succeeded to attain performance improvement on RP2 and V850E2R. Maximum 1.9x speedup on two cores and 3.76x speedup on four cores are attained.

    CiNii

  • Linux ftrace を用いたマルチコアプロセッサ上での並列化プログラムのトレース手法

    福意大智, 島岡護, 見神広紀, Dominic Hillenbrand, 木村啓二, 笠原博徳

    情報処理学会 2014年並列/分散/協調処理に関する『新潟』サマー・ワークショップ(SWoPP新潟2014) Vol.2014-ARC-211 No.6    2014年07月

    担当区分:最終著者

  • Android Demonstration System of Automatic Parallelization and Power Optimization by OSCAR Compiler

    Bui Duc Binh, Tomohiro Hirano, Hiroki Mikami, Dominic Hillenbrand, Keiji Kimura, Hironori Kasahara

    情報処理学会 2014年並列/分散/協調処理に関する『新潟』サマー・ワークショップ(SWoPP新潟2014) Vol.2014-ARC-211 No.6    2014年07月

    担当区分:最終著者

  • 小ポイントFFTのマルチコア上での自動並列化手法

    古山祐樹, 見神広紀, 木村啓二, 笠原博徳

    情報処理学会 第201回計算機アーキテクチャ研究発表会 Vol.2013-ARC-201   113 ( 474 ) 15 - 22  2014年03月

    担当区分:最終著者

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    高速フーリエ変換(FFT)は,ディジタル信号処理や画像圧縮など様々な分野で使用される非常に応用性の高い計算アルゴリズムである.その中でも,LTE等のベースバンド処理で用いられる小ポイントのFFTプログラムは,データ転送や制御のオーバーヘッドを伴う専用ハードウェアを使用しにくく,マルチコア上での並列化の要求が高まっている.本稿では,そのような小ポイントのFFTプログラムに対しコンパイラによる自動並列化及び,false sharing回避を目的としたキャッシュ最適化を適用し,データキャッシュを持つ種々の共有メモリ型マルチコアアーキテクチャに向けて低オーバーヘッドな並列化コー.ドを生成する自動並列化手法を提案する.提案手法をOSCAR自動並列化コンパイラに実装し,32ポイントから256ポイントまでの小ポイントFFTを並列化し,8つのSH4Aコアを集積した情報家電用マルチコアプロセッサRP2上で性能評価を行ったところ,256ポイントのFFTプログラムで,逐次プログラムに対し2コア並列化で1.97倍,4コア並列化で3.9倍というスケーラブルな速度向上を得ることが出来た.また,FFTと同様にバタフライ演算を行う高速アダマール変換のプログラムにも同手法を適用し評価を行い,256ポイントのプログラムで2コア並列化で1.91倍,4コア並列化で3.32倍という高い速度向上が得られ,提案手法の有用性が確認された.

    CiNii

  • 不正侵入検知システムにおけるマルチコア上でのシグネチャ割当によるレイテンシ削減手法

    山田正平, 木村啓二, 笠原博徳

    情報処理学会 第201回計算機アーキテクチャ研究発表会 Vol.2013-ARC-201    2014年03月

    担当区分:最終著者

  • 統計的手法を用いた並列化コンパイラ協調マルチコアアーキテクチャシミュレータ高速化手法

    田口学豊, 木村啓二, 笠原博徳

    情報処理学会 第165回SLDM・第32回EMB合同研究発表会(ETNET2014)組込み技術とネットワークに関するワークショップ    2014年03月

    担当区分:最終著者

  • 低消費電力コンピューティングを実現するマルチコア技術

    木村啓二, 笠原博徳

    電子情報通信学会誌   97 ( 2 ) 133 - 139  2014年02月  [査読有り]  [招待有り]

    担当区分:最終著者

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    マルチコアプロセッサは,スマートフォン,パーソナルコンピュータ,自動車からクラウドサーバ,スーパコンピュータに至るまで,各種のIT機器で利用されている.これは,マルチコアでは半導体集積度の向上とともに性能向上を可能にしつつ消費電力を抑えることができるためで,環境に優しい低消費電力コンピューティング,すなわちグリーンコンピューティングの実現のための最有力技術として採用されている.本稿では,この低消費電力マルチコアにおけるコンパイラを中心としたソフトウェアとハードウェアの協調及び各種組込み応用について紹介する.

    CiNii

  • Parallelization of Tree-to-TLV Serialization

    Makoto Nakayama, Kenichi Yamazaki, Satoshi Tanaka, Hironori Kasahara

    2014 IEEE INTERNATIONAL PERFORMANCE COMPUTING AND COMMUNICATIONS CONFERENCE (IPCCC)    2014年  [査読有り]

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    A serializer/deserializer (SerDe) is necessary to serialize a data object into a byte array and to deserialize in reverse direction. A SerDe that is used worldwide and runs quickly is the Protocol Buffer (ProtoBuf), which serializes a tree-structured data object into the Type-Length-Value (TLV) format. Acceleration of SerDe processing is beneficial because SerDes are used in various fields. This paper proposes a new method that accelerates the tree-to-TLV serialization through 2-way parallel processing called "parallelized serialization" and "parallelization with streaming". Experimental results show that parallelized serialization with 4 worker threads achieves a 1.97 fold shorter serialization time than when using a single worker thread, and the combination of 2-way parallel processing achieves a 2.11 fold shorter output time than that for ProtoBuf when 4 worker threads, FileOutputStream and trees of 10,080 container nodes are used.

  • プロファイル情報を用いたAndroid 2D描画ライブラリSKIAのOSCARコンパイラによる並列化

    後藤隆志, 武藤康平, 山本英雄, 平野智大, 見神広紀, 木村啓二, 笠原博徳

    情報処理学会 第199回ARC・第142回HPC合同研究発表会 Vol.2013-ARC-207 No.12   2013 ( 12 ) 1 - 7  2013年12月

    担当区分:最終著者

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    本論文では,スマートフォンやタブレット等で広く用いられる Android において,従来マルチコアプロセッサ上での並列化が困難で,その高速化が望まれていた 2D 描画ライブラリ Skia を,OSCAR 自動並列化コンパイラにより,プロファイラ情報に基づいた自動並列化を行う手法を開発したのでその方法を説明する.OSCAR コンパイラは Parallelizable C により記述された逐次プログラムから様々な粒度で並列化解析を行い,自動的に並列化 C ソースを出力する.しかし,Skia は Android 内のライブラリであり,利用する描画命令ルーチンにより制御フローが大きく変化するため,最適な並列化解析を行うことが困難である.そこで,本論文では Skia のような制御フローがコンパイル時に特定できないプログラムに対し,Oprofile を用いて取得したプロファイル結果を OSCAR コンパイラにフィードバックすることで,並列化対象を特定の領域に絞り,高い性能向上が得られる手法を提案する.なお,並列化対象領域が Parallelizable C コードでない場合でも,解析結果により実行コストが大きい部分から Parallelizable C に変更し,チューニングを施すことで並列化が可能となる.本手法を,描画ベンチマークとして広く使われている 0xbench を NVIDIA Tegra3 チップ (ARM Cortex-A9 4 コア) を搭載した Nexus7 上で評価を行った.並列化 Skia の実行においては,並列化部分の速度向上を正確に評価するため, Android を core0 に割り当て,残り 3 コアを Skia が利用できる形とした.評価の結果として,DrawRect で従来の 1.91 倍である 43.57 [fps],DrawArc で 1.32 倍の 50.98[fps],DrawCircle2 では 1.5 倍の 50.77[fps] といずれも性能向上結果が得られた.

    CiNii

  • 重複部分木情報を利用した事前圧縮を特徴とするSerDeの開発と評価

    中山誠, 山崎憲一, 田中聡(NTTドコモ, 笠原博徳

    電子情報通信学会論文誌. D, 情報・システム   Vol. J96-D(10) ( Vol. J96-D(10) ) 2089 - 2100  2013年10月  [査読有り]

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    ビッグデータを扱うシステムでは,ストレージ資源の節約やI/O負荷の低減のために,Serializer/Deserializer(以下,"SerDe")が利用される.従来のSerDeは,木構造データをバイト配列へ直列化し,更に既存圧縮技術を適用してデータサイズを縮小する.しかし既存圧縮技術では,大きな部分木単位で重複がある場合や重複した部分木どうしが離れている場合に,その冗長性を十分に利用した圧縮を行えない.そこで我々は,部分木どうしの等値性や重複した部分木の出現回数などの情報を利用した事前圧縮を行うSerDeを開発した.重複した部分木を含む木構造データを扱う場合,従来のSerDeと既存圧縮技術の組合せよりも性能上の優位性を示すことを,その評価結果とともに述べる.

    CiNii

  • OSCAR API標準解釈系を用いた階層グルーピング対応ハードウェアバリア同期機構の評価

    川島慧大, 金羽木洋平, 林明宏, 木村啓二, 笠原博徳

    情報処理学会 2013年並列/分散/協調処理に関する『北九州』サマー・ワークショップ(SWoPP北九州2013) Vol.2013-ARC-206 No.16    2013年08月

    担当区分:最終著者

  • Androidベースマルチコア上での自動電力制御

    平野智大, 武藤康平, 後藤隆志, 見神広紀, 山本英雄, 木村啓二, 笠原博徳

    情報処理学会 2013年並列/分散/協調処理に関する『北九州』サマー・ワークショップ(SWoPP北九州2013) Vol.2013-ARC-206 No.23    2013年08月

    担当区分:最終著者

  • Automatic Parallelization of Hand Written Automotive Engine Control Codes Using OSCAR Compiler

    Dan Umeda, Yohei Kanehagi, Hiroki Mikami, Akihiro Hayashi, Keiji Kimura, Hironori Kasahara

    17th Workshop on Compilers for Parallel Computing (CPC2013), Lyon, France    2013年07月  [査読有り]

    担当区分:最終著者

  • OSCAR API v2.1: Extensions for an Advanced Accelerator Control Scheme to a Low-Power Multicore API

    Keiji Kimura, Cecilia Gonzáles-Álvarez, Akihiro Hayashi, Hiroki Mikami, Mamoru Shimaoka, Jun Shirako, Hironori Kasahara

    17th Workshop on Compilers for Parallel Computing (CPC2013), Lyon, France    2013年07月  [査読有り]

    担当区分:最終著者

  • Enhancing the Performance of a Multiplayer Game by Using a Parallelizing Compiler

    アルドーサリー ヤーセル, 古山 祐樹, ドミニク ヒレンブランド, 木村 啓二, 笠原 博徳, 成田 誠之助

    情報処理学会 第197回計算機アーキテクチャ研究発表会    2013年04月

  • マルチコア商用スマートディバイスの評価と並列化の試み

    山本英雄, 後藤隆志, 平野智大, 武藤康平, 見神広紀, Hillenbrand Dominic, 林明宏, 木村啓二, 笠原博徳

    情報処理学会 第124回OS研究発表会, Vol. 2013-OS-124 No. 000310    2013年02月

    担当区分:最終著者

  • Preface

    Kasahara, H., Kimura, K.

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   7760 LNCS  2013年

  • Languages and Compilers for Parallel Computing: 25th International Workshop, LCPC 2012, Tokyo, Japan, September 11-13, 2012, Revised Selected Papers

    Hironori Kasahara, Keiji Kimura

    Lecture Notes in Computer Science   7760  2013年  [査読有り]

    担当区分:最終著者

  • Evaluation of power consumption at execution of multiple automatically parallelized and power controlled media applications on the RP2 low-power multicore

    Hiroki Mikami, Shumpei Kitaki, Masayoshi Mase, Akihiro Hayashi, Mamoru Shimaoka, Keiji Kimura, Masato Edahiro, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   7146   31 - 45  2013年  [査読有り]

    担当区分:最終著者

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    This paper evaluates an automatic power reduction scheme of OSCAR automatic parallelizing compiler having power reduction control capability when multiple media applications parallelized by the OSCAR compiler are executed simultaneously on RP2, a 8-core multicore processor developed by Renesas Electronics, Hitachi, and Waseda University. OSCAR compiler enables the hierarchical multigrain parallel processing and power reduction control using DVFS (Dynamic Voltage and Frequency Scaling), clock gating and power gating for each processor core using the OSCAR multi-platform API. The RP2 has eight SH4A processor cores, each of which has power control mechanisms such as DVFS, clock gating and power gating. First, multiple applications with relatively light computational load are executed simultaneously on the RP2. The average power consumption of power controlled eight AAC encoder programs, each of which was executed on one processor, was reduced by 47%, (to 1.01W), against one AAC encoder execution on one processor (from 1.89W) without power control. Second, when multiple intermediate computational load applications are executed, the power consumptions of an AAC encoder executed on four processors with the power reduction control was reduced by 57% (to 0.84W) against an AAC encoder execution on one processor (from 1.95W). Power consumptions of one MPEG2 decoder on four processors with power reduction control was reduced by 49% (to 1.01W) against one MPEG2 decoder execution on one processor (from 1.99W). Finally, when a combination of a high computational load application program and an intermediate computational load application program are executed simultaneously, the consumed power reduced by 21% by using twice number of cores for each application. This paper confirmed parallel processing and power reduction by OSCAR compiler are efficient for multiple application executions. In execution of multiple light computational load applications, power consumption increases only 12% for one application. Parallel processing being applied to intermediate computational load applications, power consumption of executing one application on one processor core (1.49W) is almost same power consumption of two applications on eight processor cores (1.46W). © 2013 Springer-Verlag.

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  • 自動車エンジン制御ソフトウェアにおけるマルチコア上での並列処理

    金羽木洋平, 梅田弾, 見神広紀, 林明宏, 沢田光男, トヨ, 木村啓二, 笠原博徳

    情報処理学会 第195回計算機アーキテクチャ研究発表会, Vol.2013-ARC-203 No.2    2013年01月

    担当区分:最終著者

  • 並列化アプリケーションを対象とした統計的手法によるメニーコアアーキテクチャシミュレーションの高速化

    阿部洋一, 田口学豊, 木村啓二, 笠原博徳

    情報処理学会 第195回計算機アーキテクチャ研究発表会, Vol.2012-ARC-203 N0.13    2013年01月

    担当区分:最終著者

  • コンパイラと協調したシミュレーション精度切り換え可能なマルチコアアーキテクチャシミュレータ

    田口学豊, 阿部洋一, 木村啓二, 笠原博徳

    情報処理学会 第195回計算機アーキテクチャ研究発表会, Vol.2012-ARC-203 N0.14    2013年01月

    担当区分:最終著者

  • Automatic Design Exploration Framework for Multicores with Reconfigurable Accelerators

    Cecilia Gonzalez-Alvarez, Haruku Ishikawa, Akihiro Hayashi, Daniel Jimenez-Gonzalez, Carlos Alvarez, Keiji Kimura, Hironori Kasahara

    7th Workshop on Reconfigurable Computing (WRC) 2013, held in conjuction with HiPEAC conference 2013, Berlin    2013年01月  [査読有り]

    担当区分:最終著者

  • Automatic Parallelization, Performance Predictability and Power Control for Mobile-Applications

    Dominic Hillenbrand, Akihiro Hayashi, Hideo Yamamoto, Keiji Kimura, Hironori Kasahara

    2013 IEEE COOL CHIPS XVI (COOL CHIPS)    2013年  [査読有り]

    担当区分:最終著者

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    Currently few mobile applications exploit the power- and performance capabilities of multi-core architectures. As the number of cores increases, the challenges become more pressing. We picked three challenges: application parallelization, performance-predictability/portability and power control for mobile devices. We tackled the challenges with our auto-parallelizing compiler and operating system enhancements.

  • Parallelization of Automotive Engine Control Software On Embedded Multi-core Processor Using OSCAR Compiler

    Yohei Kanehagi, Dan Umeda, Akihiro Hayashi, Keiji Kimura, Hironori Kasahara

    2013 IEEE COOL CHIPS XVI (COOL CHIPS)    2013年  [査読有り]

    担当区分:最終著者

  • Reconciling application power control and operating systems for optimal power and performance

    Dominic Hillenbrand, Yuuki Furuyama, Akihiro Hayashi, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    2013 8th International Workshop on Reconfigurable and Communication-Centric Systems-on-Chip, ReCoSoC 2013    2013年  [査読有り]

    担当区分:最終著者

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    In the age of dark silicon on-chip power control is a necessity. Upcoming and state of the art embedded- and cloud computer system-on-chips (SoCs) already provide interfaces for fine grained power control. Sometimes both: core- and interconnect-voltage and frequency can be scaled for example. To further reduce power consumption SoCs often have specialized accelerators. Due to the rising specialization of hard- and software general purpose operating systems require changes to exploit the power saving opportunities provided by the hardware. However, they lack detailed hardware- and application-level-information. Application-level power control in turn is still very uncommon and difficult to realize. Now a days vendors of mobile devices are forced to tweak and patch system-level software to enhance the power efficiency of each individual product. This manual process is time consuming and must be re-iterated for each new product. In this paper we explore the opportunities and challenges of automatic application- level power control using compilers. © 2013 IEEE.

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  • Dynamic Profiling and Feedback Framework for Reduce-side Join

    Makoto Nakayama, Kenichi Yamazaki, Satoshi Tanaka, Hironori Kasahara

    2013 IEEE 16TH INTERNATIONAL CONFERENCE ON COMPUTATIONAL SCIENCE AND ENGINEERING (CSE 2013)     1255 - 1262  2013年  [査読有り]

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    MapReduce has become popular and Reduce-side join is one of the most important application of MapReduce. Data skew, in which the data load assigned to each Reduce task fluctuates task by task, increases the MapReduce job completion time. This paper proposes a dynamic profiling and feedback framework that works on a MapReduce cluster. The framework allows programmers to build their own algorithm to address data skew on Reduce-side join based on their specific knowledge and/or requirements. This paper also proposes an estimation method which makes our framework adapt to a wide range of MapReduce cluster sizes. This paper presents two example algorithms to address data skew using the estimation method, and the experimental results shows up to 2.59 times speed-up of join completion time on a cluster with 50 servers and highly skewed input data.

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  • Automatic parallelization with OSCAR API Analyzer: a cross-platform performance evaluation

    Gonzalez-Alvarez Cecilia, 金羽木洋平, 竹本昂生, 岸本耀平, 武藤康平, 見神広紀, 林明宏, 木村啓二, 笠原博徳

    情報処理学会 第194回計算機アーキテクチャ・第137回ハイパフォーマンスコンピューティング合同研究発表会(HOKKE-20)), Vol.2012-ARC-202HPC137 No.10   2012 ( 10 ) 1 - 8  2012年12月

    担当区分:最終著者

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    To satisfy the demands of auto parallelizing compilers in the diverse industry of multicores, we have developed the OSCAR API Analyzer. It allows programs automatically parallelized by the OSCAR compiler with OSCAR API directives to target many different platforms using just sequential compilers. We have evaluated the execution performance of the parallelization of Fortran SPEC benchmarks (tomcatv, swim2000, mgrid2000) and media C benchmarks (AAC encoder, Optical flow, MPEG2 encoder, MPEG2 decoder, Face detect) on five HPC servers and four embedded multicores. Speedups on servers were up to 18x for 32 cores (swim2000 on Hitachi SR16000), whereas on embedded systems, AAC encoder speedup was up to 47x on TilePro64, for 64 homogeneous cores, and up to 32.65x for the optical flow on the heterogeneous multicore RP-X, using 8 cores and 4 accelerators.To satisfy the demands of auto parallelizing compilers in the diverse industry of multicores, we have developed the OSCAR API Analyzer. It allows programs automatically parallelized by the OSCAR compiler with OSCAR API directives to target many different platforms using just sequential compilers. We have evaluated the execution performance of the parallelization of Fortran SPEC benchmarks (tomcatv, swim2000, mgrid2000) and media C benchmarks (AAC encoder, Optical flow, MPEG2 encoder, MPEG2 decoder, Face detect) on five HPC servers and four embedded multicores. Speedups on servers were up to 18x for 32 cores (swim2000 on Hitachi SR16000), whereas on embedded systems, AAC encoder speedup was up to 47x on TilePro64, for 64 homogeneous cores, and up to 32.65x for the optical flow on the heterogeneous multicore RP-X, using 8 cores and 4 accelerators.

    CiNii

  • 地震動シミュレータGMSのOSCARコンパイラによる自動並列化

    島岡護, 見神広紀, 林明宏, 和田康孝, 木村啓二, 森田秀和, 内山邦男, 笠原博徳

    情報処理学会 第194回計算機アーキテクチャ・第137回ハイパフォーマンスコンピューティング合同研究発表会(HOKKE-20)), Vol.2012-ARC-202HPC137 No.11    2012年12月

    担当区分:最終著者

  • Opportunities and Challenges of Application-Power Control in the Age of Dark Silicon

    Dominic Hillenbrand, Yuuki Furuyama, Akihiro Hayashi, Hiroki Mikami, Keiji Kimura, Hironori Kasahara

    情報処理学会 第194回計算機アーキテクチャ・第137回ハイパフォーマンスコンピューティング合同研究発表会(HOKKE-20)), Vol.2012-ARC-202HPC137 No.26    2012年12月

    担当区分:最終著者

  • エンジン基本制御ソフトウェアモデルのマルチコア上での並列処理

    梅田弾, 金羽木洋平, 見神広紀, 林明宏 谷充, デンソー, 森裕司, デンソー, 木村啓二, 笠原博徳

    情報処理学会 第193回計算機アーキテクチャ研究会 (SWoPP2012) Vol.2012-ARC-201 No.22    2012年08月

    担当区分:最終著者

  • 低消費電力マルチコアRP-Xを用いた1ワットWebサービスの実現

    古山祐樹, 島岡護, 見神広紀, 林明宏, 木村啓二, 笠原博徳

    情報処理学会 第193回計算機アーキテクチャ研究会 (SWoPP2012) Vol.2012-ARC-201 No.24    2012年08月

    担当区分:最終著者

  • グリーンコンピューティングのための低消費電力マルチコア技術

    笠原博徳

    特技懇誌 特許庁   265   31 - 42  2012年05月  [査読有り]

  • Javaの自動並列化における例外フローのインライニング解析とメソッドディスパッチの高速化

    田端啓一, 木村啓二, 笠原博徳

    情報処理学会第191回計算機アーキテクチャ研究会, Vol. 2012-ARC-199, No. 9    2012年03月

    担当区分:最終著者

  • 並列化メディアアプリケーションを対象としたメニーコアアーキテクチャシミュレーションの高速化の検討

    阿部洋一, 石塚亮, 大胡亮太, 田口学豊, 木村啓二, 笠原博徳

    情報処理学会第191回計算機アーキテクチャ研究会, Vol. 2012-ARC-199, No. 3    2012年03月

    担当区分:最終著者

  • Heterogeneous multicore processor technologies for embedded systems

    Uchiyama, K., Arakawa, F., Kasahara, H., Nojiri, T., Noda, H., Tawara, Y., Idehara, A., Iwata, K., Shikano, H.

    Heterogeneous Multicore Processor Technologies for Embedded Systems   9781461402848  2012年

    DOI

    Scopus

    5
    被引用数
    (Scopus)
  • OSCAR Parallelizing Compiler and API for Real-time Low Power Heterogeneous Multicores

    Akihiro Hayashi, Mamoru Shimaoka, Hiroki Mikami, Masayoshi Mase, Yasutaka Wada, Jun Shirako, Keiji Kimura, Hironori Kasahara

    16th Workshop on Compilers for Parallel Computing(CPC2012), Padova, Italy   5 ( 1 ) 68 - 79  2012年01月  [査読有り]

    担当区分:最終著者

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    汎用CPUコアに加え特定処理を高効率で実行可能なアクセラレータを搭載したヘテロジニアスマルチコアが広く普及している.しかしながら,ヘテロジニアスマルチコアでは様々な計算資源へのタスクスケジューリングやデータ転送コード挿入等多くをプログラマが記述する必要があるためプログラミングが困難である.そこで本論文では,逐次プログラムを入力とし自動並列化コンパイラを用いることで自動的に汎用コアとアクセラレータコアにタスクを配分し,高い性能および低消費電力を実現可能なソフトウェア開発フレームワークを提案する.本手法はアクセラレータコンパイラやアクセラレータライブラリ等既存のアクセラレータ開発環境を有効に利用可能である.本フレームワークを情報家電用ヘテロジニアスマルチコアプロセッサRP-Xをターゲットとして,アクセラレータライブラリを使用し,AACエンコーダおよびOptical Flow計算の自動並列化性能および消費電力を評価した.その結果,8つの汎用CPUコアおよび4つのアクセラレータコアを使用した場合,逐次実行時と比較してOptical Flow計算で最大32倍,AACエンコーダで最大80%の電力を削減可能であることを確認し,ヘテロジニアスマルチコアを対象とした汎用的なコンパイラフレームワークを実現した.There has been a growing interest in heterogeneous multicores because heterogeneous multicores achieve high performance keeping power consumption low. However, heterogeneous multicores force programmers very difficult programming. In order to overcome such a situation, this paper proposes a compilation framework which realizes high performance and low power. This paper also evaluates processing performance and the power reduction by the proposed framework on RP-X processor. The framework attains speedups up to 32x for an optical flow program with eight general purpose processor cores and four DRP (Dynamically Reconfigurable Processor) accelerator cores against sequential execution by a single processor core and 80% of power reduction for the real-time AAC encoding when we utilize an existing accelerator library.

    CiNii

  • Enhancing the Performance of a Multiplayer Game by Using a Parallelizing Compiler

    Yasir I. M. Al-Dosary, Keiji Kimura, Hironori Kasahara, Seinosuke Narita

    2012 17TH INTERNATIONAL CONFERENCE ON COMPUTER GAMES (CGAMES)     67 - 75  2012年  [査読有り]

  • SMPサーバー上での粒子線がん治療用線量計算エンジンの自動並列化

    林明宏, 松本卓司, 見神広紀, 木村啓二, 山本啓二, 崎浩典, 高谷保行, 笠原博徳

    情報処理学会研究報告 Vol.2011-ARC189HPC132-2    2011年11月

  • ヘテロジニアスマルチコア向けソフトウェア開発フレームワーク及びAPI

    林明宏, 和田康孝, 渡辺岳志, 関口威, 間瀬正啓, 白子準, 木村啓二, 笠原博徳

    情報処理学会論文誌コンピューティングシステム(ACS36)   5   68 - 79  2011年11月  [査読有り]

  • 科学技術計算プログラムの構造を利用したメニーコアアーキテクチャシミュレーション高速化手法の評価

    石塚亮, 阿部洋一, 大胡亮太, 木村啓二, 笠原博徳

    情報処理学会研究報告 Vol.2011-ARC-196-14    2011年07月

  • SPECベンチマークプログラムのCUDAによる並列化の検討

    平勇樹, 木村啓二, 笠原博徳

    情報処理学会研究報告 Vol.2011-HPC-130-16    2011年07月

  • メディアアプリケーションにおけるコンパイラによるI/Oオーバーヘッド隠蔽手法

    林明宏, 関口威, 間瀬正啓, 和田康孝, 木村啓二, 笠原博徳

    情報処理学会研究報告Vol.2011-ARC-195OS117-14   2011 ( 14 ) 1 - 7  2011年04月

     概要を見る

    本稿では,相対的に増大するI/Oオーバーヘッドの削減を目指して,連続したファイル入出力を伴うストリーミングデータを扱うメディア処理アプリケーションを対象としたI/Oオーバーヘッド隠蔽手法を提案する.本手法ではI/O処理を並列化コンパイラが生成する通常の粗粒度タスクの1つとして扱い,粗粒度タスク間並列性解析,タスクスケジューリングを行うことでI/Oタスクと演算タスクの並列化を実現する.AACエンコードプログラムを用いて情報家電用マルチコアRP-X及びXeonサーバ上でその性能を評価した結果,提案手法は最大48%の速度向上を実現可能であることが分かった.In this paper, we propose a novel method which hides I/O overheads in multimedia applications. We propose a compilation technique which realize a I/O task definition, a data dependency analysis among coarse-grain tasks and coarse-grain task scheduling in order to hide I/O overheads for multimedia applications. This paper evaluates processing performance by the proposed methods on RP-X processor and Xeon server. As a result, the proposed method attains speedups to 1.5x for AAC encoding program with 4 SH-4A processors compared with conventional method.

    CiNii

  • A 45-nm 37.3 GOPS/W Heterogeneous Multi-Core SOC with 16/32 Bit Instruction-Set General-Purpose Core

    Osamu Nishii, Yoichi Yuyama, Masayuki Ito, Yoshikazu Kiyoshige, Yusuke Nitta, Makoto Ishikawa, Tetsuya Yamada, Junichi Miyakoshi, Yasutaka Wada, Keiji Kimura, Hironori Kasahara, Hideo Maejima

    IEICE TRANSACTIONS ON ELECTRONICS   E94C ( 4 ) 663 - 669  2011年04月  [査読有り]

     概要を見る

    We built a 12.4 mm x 12.4 mm, 45-nm CMOS, chip that integrates eight 648-MHz general purpose cores, two matrix processor (MX-2) cores, four flexible engine (FE) cores and media IP (VPU5) to establish heterogeneous multi-core chip architecture. The general purpose core had its IPC (instructions per cycle) performance enhanced by adding 32-bit instructions to the existing 16-bit fixed-length instruction set and executing up to two 32-bit instructions per cycle. Considering these five-to-seven years of embedded LSI and increasing trend of access-master within LSI, we predict that the memory usage of single core will not exceed 32-bit physical area (i.e. 4 GB), but chip-total memory usage will exceed 4 GB. Based on this prediction, the physical address was expanded from 32-bit to 40-bit. The fabricated chip was tested and a parallel operation of eight general purpose cores and four FE cores and eight data transfer units (DTU) is obtained on AAC (Advanced Audio Coding) encode processing.

    DOI

    Scopus

  • 低消費電力マルチコアRP2上での複数メディアアプリケーション実行時の消費電力評価

    見神広紀, 北基俊平, 佐藤崇文, 間瀬正啓, 木村啓二, 石坂一久, 酒井淳嗣, 枝廣正人, 笠原博徳

    情報処理学会研究報告Vol.2011-ARC-194-1    2011年03月

  • A parallelizing compiler cooperative heterogeneous multicore processor architecture

    Yasutaka Wada, Akihiro Hayashi, Takeshi Masuura, Jun Shirako, Hirofumi Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   6760   215 - 233  2011年  [査読有り]

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    Heterogeneous multicore architectures, integrating several kinds of accelerator cores in addition to general purpose processor cores, have been attracting much attention to realize high performance with low power consumption. To attain effective high performance, high application software productivity, and low power consumption on heterogeneous multicores, cooperation between an architecture and a parallelizing compiler is important. This paper proposes a compiler cooperative heterogeneous multicore architecture and parallelizing compilation scheme for it. Performance of the proposed scheme is evaluated on the heterogeneous multicore integrating Hitachi and Renesas' SH4A processor cores and Hitachi's FE-GA accelerator cores, using an MP3 encoder. The heterogeneous multicore gives us 14.34 times speedup with two SH4As and two FE-GAs, and 26.05 times speedup with four SH4As and four FE-GAs against sequential execution with a single SH4A. The cooperation between the heterogeneous multicore architecture and the parallelizing compiler enables to achieve high performance in a short development period. © 2011 Springer-Verlag Berlin Heidelberg.

    DOI

  • Parallelizing Compiler Framework and API for Power Reduction and Software Productivity of Real-Time Heterogeneous Multicores

    Akihiro Hayashi, Yasutaka Wada, Takeshi Watanabe, Takeshi Sekiguchi, Masayoshi Mase, Jun Shirako, Keiji Kimura, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   6548   184 - 198  2011年  [査読有り]

     概要を見る

    Heterogeneous multicores have been attracting much attention to attain high performance keeping power consumption low in wide spread of areas. However, heterogeneous multicores force programmers very difficult programming. The long application program development period lowers product competitiveness. In order to overcome such a situation, this paper proposes a compilation framework which bridges a gap between programmers and heterogeneous multicores. In particular, this paper describes the compilation framework based on OSCAR compiler. It realizes coarse grain task parallel processing, data transfer using a DMA controller, power reduction control from user programs with DVFS and clock gating on various heterogeneous multicores from different vendors. This paper also evaluates processing performance and the power reduction by the proposed framework on a newly developed 15 core heterogeneous multicore chip named RP-X integrating 8 general purpose processor cores and 3 types of accelerator cores which was developed by Renesas Electronics, Hitachi, Tokyo Institute of Technology and Waseda University. The framework attains speedups up to 32x for an optical flow program with eight general purpose processor cores and four DRP(Dynamically Reconfigurable Processor) accelerator cores against sequential execution by a single processor core and 80% of power reduction for the real-time AAC encoding.

  • A parallelizing compiler cooperative heterogeneous multicore processor architecture

    Yasutaka Wada, Akihiro Hayashi, Takeshi Masuura, Jun Shirako, Hirofumi Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   6760   215 - 233  2011年  [査読有り]

     概要を見る

    Heterogeneous multicore architectures, integrating several kinds of accelerator cores in addition to general purpose processor cores, have been attracting much attention to realize high performance with low power consumption. To attain effective high performance, high application software productivity, and low power consumption on heterogeneous multicores, cooperation between an architecture and a parallelizing compiler is important. This paper proposes a compiler cooperative heterogeneous multicore architecture and parallelizing compilation scheme for it. Performance of the proposed scheme is evaluated on the heterogeneous multicore integrating Hitachi and Renesas' SH4A processor cores and Hitachi's FE-GA accelerator cores, using an MP3 encoder. The heterogeneous multicore gives us 14.34 times speedup with two SH4As and two FE-GAs, and 26.05 times speedup with four SH4As and four FE-GAs against sequential execution with a single SH4A. The cooperation between the heterogeneous multicore architecture and the parallelizing compiler enables to achieve high performance in a short development period. © 2011 Springer-Verlag Berlin Heidelberg.

    DOI

  • Parallelizing Compiler Framework and API for Power Reduction and Software Productivity of Real-Time Heterogeneous Multicores

    Akihiro Hayashi, Yasutaka Wada, Takeshi Watanabe, Takeshi Sekiguchi, Masayoshi Mase, Jun Shirako, Keiji Kimura, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   6548   184 - 198  2011年  [査読有り]

     概要を見る

    Heterogeneous multicores have been attracting much attention to attain high performance keeping power consumption low in wide spread of areas. However, heterogeneous multicores force programmers very difficult programming. The long application program development period lowers product competitiveness. In order to overcome such a situation, this paper proposes a compilation framework which bridges a gap between programmers and heterogeneous multicores. In particular, this paper describes the compilation framework based on OSCAR compiler. It realizes coarse grain task parallel processing, data transfer using a DMA controller, power reduction control from user programs with DVFS and clock gating on various heterogeneous multicores from different vendors. This paper also evaluates processing performance and the power reduction by the proposed framework on a newly developed 15 core heterogeneous multicore chip named RP-X integrating 8 general purpose processor cores and 3 types of accelerator cores which was developed by Renesas Electronics, Hitachi, Tokyo Institute of Technology and Waseda University. The framework attains speedups up to 32x for an optical flow program with eight general purpose processor cores and four DRP(Dynamically Reconfigurable Processor) accelerator cores against sequential execution by a single processor core and 80% of power reduction for the real-time AAC encoding.

  • OSCAR API標準解釈系を用いたParallelizable Cプログラムの評価

    佐藤卓也, 見神広紀, 林明宏, 間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会研究報告Vol.2010-ARC-191-2   2010 ( 2 ) 1 - 6  2010年10月

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    本稿では種々の組み込みプロセッサ上で OSCAR (Optimally Scheduled AdvancedMultiprocessor) コンパイラが並列化した C あるいは Fortran プログラムを動作させることを可能とする OSCAR API を各マルチコア用のライブラリコールに変換する OSCAR API 標準解釈系を提案する.この OSCAR API 標準解釈系を用いることにより,OSCAR コンパイラが出力したプログラムは各コア用のライブラリコール入り C あるいは Fortran プログラムになり対象マルチコア内のシングルコア用コンパイラを用いて簡単にバイナリを生成し,各マルチコア上で DMA や電力制御機能を含めて実行することができる.この OSCAR API 標準解釈系を用いて OSCAR コンパイラにより並列化された Parallelizable C プログラムの評価を行った.その結果,逐次実行時と比較して,2 コア集積のマルチコアである IBM Power5+ を 4 基搭載した 8 コア SMPサーバである IBM p5 550Q において平均 5.61 倍,4 コア集積のマルチコアである Intel Xeon 5506 プロセッサを 2 基搭載した 8 コア SMP サーバにおいて平均 4.43 倍,SH-4A コアベースの情報家電用マルチコア RP2 の 4 コアを使用した SMP 実行モードにおいて平均 3.34 倍の性能向上が得られた.This paper proposes OSCAR(Optimally Scheduled Advanced Multiprocessor) API Standard Translator. OSCAR API has been developped as an interface between OSCAR compiler, which can parallelize C and Fortran programs, and various embedded multi cores. The OSCAR API Standard Translator translates a parallelized C or Fortran program by OSCAR compiler into a program having runtime library calls for DMA transfer, power control and so on for a target multicore. The parallel processing performance for Parallelizable C programs, which are automatically parallelized by OSCAR compiler, are evaluated on there multicore systems. The evaluation results show that, compared with sequential execution, 5.61 times speedup is achieved on a 8 cores server IBM p5 550Q with 4 dual-core Power5+ processors on average, 4.43 times speedup on a 4 cores server with 2 quad-core Intel Xeon processors on average, and 3.34 times speedup on Renesas/Hitachi/Waseda RP2 with SH-4A cores in SMP execution mode using 4 cores on average, respectively.

    CiNii

  • 情報家電用ヘテロジニアスマルチコアRP-Xにおけるコンパイラ低消費電力制御性能

    和田康孝, 林明宏, 渡辺岳志, 関口威, 間瀬正啓, 白子準, 木村啓二, 伊藤雅之, 長谷川淳, 佐藤真琴, 野尻徹, 内山邦男, 笠原博徳

    情報処理学会研究報告Vol.2010-ARC-190-8(SWoPP2010)    2010年08月

  • 情報家電用ヘテロジニアスマルチコア用自動並列化コンパイラフレームワーク

    林明宏, 和田康孝, 渡辺岳志, 関口威, 間瀬正啓, 木村啓二, 伊藤雅之, 長谷川淳, 佐藤真琴, 野尻徹, 内山邦男, 笠原博徳

    情報処理学会研究報告Vol.2010-ARC-190-7(SWoPP2010)    2010年08月

  • プログラム構造に着目したメニーコアアーキテクチャシミュレータの高速化手法

    石塚亮, 大友俊也, 大胡亮太, 木村啓二, 笠原博徳

    情報処理学会研究報告Vol.2010-ARC-190-20    2010年07月

  • Parallelizable C and Its Performance on Low Power High Performance Multicore Processors

    Masayoshi Mase, Yuto Onozaki, Keiji Kimura, Hironori Kasahara

    15th Workshop on Compilers for Parallel Computing 2010    2010年07月  [査読有り]

  • 並列化コンパイラによるソフトウェアコヒーレンシ制御

    間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会研究報告 Vol.2010-ARC-189-7   2010 ( 7 ) 1 - 10  2010年04月

     概要を見る

    近年,あらゆる情報機器において処理性能の向上および低消費電力化のため,マルチコアの採用が進んでおり,今後チップ上に集積されるコア数はさらに増え,メニーコア時代が訪れると考えられている.しかしながら,64,128 コア以上のメニーコアプロセッサにおけるコヒーレントキャッシュハードウェアは回路規模的にも消費電力的にも実装コストが大きくなりすぎるため,実用化が困難と考えられている.本稿では,キャッシュコヒーレンシ制御機構を持たない共有メモリ型のマルチプロセッサシステムにおいても,並列化コンパイラによりコヒーレントキャッシュと同等な処理を可能とする,ソフトウェアコヒーレンシ制御手法を提案する.本手法を OSCAR 自動並列化コンパイラに実装し,4 コアまではハードウェアコヒーレント機構を持つが,5 コア以上はノンコヒーレント共有メモリ動作となる,8 コア構成の情報家電用マルチコア RP2 において評価を行ったところ,4 アプリケーションプログラムにおいて 4 コアまででノンコヒーレントキャッシュモードでもコヒーレントキャッシュモードと同等以上の性能が得られ,さらに 8 コア使用時にも 1 コア使用時と比較して平均 4.88 倍の速度向上が自動で得られた.As multicore processor becomes widely used in various computer systems, the number of cores integrated in a chip is increasing for improved performance and reduced power consumption toward manycore era. However, cache coherency hardware in manycore processors which integrates over 64 or 128 cores is hard to implement both for circuit area and energy cost. This paper proposes a parallelizing compiler directed software coherence for shared memory multiprocessor systems without hardware cache coherence mechanism that enables as same parallelization as on hardware coherent cache. We implemented the proposed method in OSCAR automatic parallelizing compiler and evaluated on RP2, a multicore for consumer electronics integrating 8 cores, that can support hardware coherent cache mode under 4 cores and non-coherent shared memory multiprocessor mode over 4 cores. The evaluation results shows that automatic parallelization with the proposed software coherence mechanism achieves as much or even better performance than hardware coherence under 4 cores. Also, the software coherence gives us 4.88x speedup for 8 cores in average on 4 application programs against sequential execution.

    CiNii

  • 組込み向けマルチコア上での複数アプリケーション動作時の自動並列化されたアプリケーションの処理性能

    宮本 孝道, 間瀬 正啓, 木村 啓二, 石坂 一久, 酒井 淳嗣, 枝廣 正人, 笠原 博徳

    情報処理学会研究報告   2010-ARC-188 ( 9 )  2010年03月

    CiNii

  • H.264/AVCエンコーダのマルチコアプロセッサにおける階層的並列処理

    見神広紀, 宮本孝道, 木村啓二, 笠原博徳

    情報処理学会研究報告Vol.2010-ARC-187 No.22 Vol.2010-EMB-15 No.22   2010 ( 22 ) 1 - 6  2010年01月

     概要を見る

    本稿ではビデオコーデックである H.264/AVC エンコーダの高速化手法としてフレームおよびマクロブロックでの階層的な並列処理を提案する.H.264/AVC エンコーダの一実装である x264 上にマクロブロックでの並列処理機能を実装し,64 コアのマルチコアシステム上での処理性能の評価を行った.その結果,2 コア集積のマルチコアである Intel Itanium2 (Montvale) を 32 基搭載した 64 コア構成の ccNUMA サーバである SGI Altix450 において,フレームでの並列処理のみの場合が 6.3 倍であったのに対しフレームおよびマクロブロックの 2 階層で行った場合は 10.6 倍の性能向上が得られた.This paper proposes hierarchical parallel processing method of H.264/AVC encoder. Data structures and data dependencies are analyzed to exploit multi-level parallelization as frame-level and macroblock-level. We implemented macroblock-level parallel processing on the x264, an open source H.264/AVC encoder. As a result, on SGI Altix450 (Intel Itanium2 (Montvale), 64 cores ccNUMA server), speed up is saturated by using 8 cores when execute encoder in only frame-level parallelization. However, scalable speedup is attained when execute encoder in frame and macroblock multi-level parallelization.

    CiNii

  • OSCAR API for Real-Time Low-Power Multicores and Its Performance on Multicores and SMP Servers

    Keiji Kimura, Masayoshi Mase, Hiroki Mikami, Takamichi Miyamoto, Jun Shirako, Hironori Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   5898   188 - 202  2010年  [査読有り]

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    OSCAR (Optimally Scheduled Advanced Multiprocessor) API has been designed for real-time embedded low-power multicores to generate parallel programs for various multicores from different vendors by using the OSCAR parallelizing compiler. The OSCAR API has been developed by Waseda University in collaboration with Fujitsu Laboratory, Hitachi, NEC, Panasonic, Renesas Technology, and Toshiba in an METI/NEDO project entitled "Multicore Technology for Realtime Consumer Electronics." By using the OSCAR API as an interface between the OSCAR compiler and backend compilers, the OSCAR compiler enables hierarchical multigrain parallel processing with memory optimization under capacity restriction for cache memory, local memory, distributed shared memory, and on-chip/off-chip shared memory; data transfer using a DMA controller; and power reduction control using DVFS (Dynamic Voltage and Frequency Scaling), clock gating, and power gating for various embedded multicores. In addition, a parallelized program automatically generated by the OSCAR, compiler with OSCAR API can be compiled by the ordinary OpenMP compilers since the OSCAR API is designed on a subset of the OpenMP. This paper describes the OSCAR API and its compatibility with the OSCAR compiler by showing code examples. Performance evaluations of the OSCAR compiler and the OSCAR. API are carried out using an IBM Power5+ workstation, an IBM Power6 high-end SMP server, and a newly developed consumer electronics multicore chip RP2 by Renesas, Hitachi and Waseda. From the results of scalability evaluation, it is found that on an average, the OSCAR compiler with the OSCAR API can exploit 5.8 times speedup over the sequential execution on the Power5+ workstation with eight cores and 2.9 times speedup on RP2 with four cores, respectively. In addition, the OSCAR compiler can accelerate an IBM XL Fortran compiler up to 3.3 times on the Power6 SMP server. Due to low-power optimization on RP2, the OSCAR compiler with the OSCAR API achieves a maximum power reduction of 84% in the real-time execution mode.

  • 最先端低消費電力コンピュータ(マルチコア・メニーコア)のハードウェアとソフトウェアの研究開発

    笠原博徳

    早稲田電気工学会(EWE)会報   ( 51 )  2009年11月

    担当区分:筆頭著者

  • 自動並列化のためのElement-Sensitiveポインタ解析

    間瀬 正啓, 村田 雄太, 木村 啓二, 笠原 博徳

    情報処理学会第76回プログラミング研究会, 石垣島    2009年10月

  • Roles of Parallelizing Compilers for Low Power Manycores”, Panel: "What do compiler optimizations mean for many-cores?"

    Hironori Kasahara

    The 22nd International Workshop on Languages and Compilers for Parallel Computing (LCPC09)    2009年10月  [査読有り]

  • 太陽電池で駆動できる低消費電力マルチコアプロセッサとソフトウェア

    笠原博徳

    Waseda University DCC Industry and Academia Cooperation Forum    2009年09月  [査読有り]

  • マルチコアにおけるParallelizable Cプログラムの自動並列化

    間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会研究会報告2009-ARC-174-15(SWoPP2009)   2009  2009年08月

    CiNii

  • Compiler Technology and API for Multi-Core

    Hironori Kasahara, Jun Shirako

    The IEEE Computer Society 2009 Vail Computer Elements Workshop    2009年06月  [査読有り]

  • Parallelizing Compiler and API for Low Power Multicores

    Hironori Kasahara

    LSI and Systems Workshop 2009    2009年05月  [査読有り]

  • 低消費電力マルチコアのための並列化コンパイラ及びAPI

    笠原 博徳

    LSIとシステムのワークショップ2009「エネルギーと環境のためのLSIとシステム」    2009年05月  [査読有り]

  • マルチコア上でのOSCAR APIを用いた並列化コンパイラによる低消費電力化手法

    中川亮, 間瀬正啓, 白子準, 木村啓二, 笠原博徳

    SACSIS2009 - 先進的計算基盤システムシンポジウム    2009年05月  [査読有り]

  • A Power Reduction Scheme for Parallelizing Compiler Using OSCAR API on Multicore Processors

    Ryo Nakagawa, Masayoshi Mase, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Symposium on Advanced Computing Systems and Infrastructures (SACSIS 2009)    2009年05月  [査読有り]

  • 組み込みマルチコアが開く新市場とそれを支える並列コンパイラ技術の最前線

    笠原 博徳

    組み込みプロセッサ&プラットホーム・ワークショップ2009    2009年04月  [査読有り]

  • New Markets Opened by Embedded Multicores and Forefront of Parallelizing Compiler Technology

    Hironori Kasahara

    Embedded Processor and Platform Workshop 2009    2009年04月  [査読有り]

  • OSCAR Parallelizing Compiler and API for Low Power High Performance Multicores

    Hironori Kasahara

    The 11th International Specialist Meeting on The Next generation Models on Climate Change and Sustainability for Adavanced High-performance Computing Facilities (Climate Meeting 2009)    2009年03月  [査読有り]

  • 低消費電力マルチコアプロセッサとソフトウェア技術

    笠原 博徳

    早稲田大学技術説明会    2009年03月  [査読有り]

  • Low Power Multicores Processor and Software Technologies

    Hironori Kasahara

    Waseda University Technical Presentation Meeting    2009年03月  [査読有り]

  • 並列度・タスク実行時間の偏りを考慮した標準タスクグラフセットSTG Ver3を用いたスケジューリングアルゴリズムの評価

    島岡護, 今泉和浩, 鷹野芙美代, 木村啓二, 笠原博徳

    第119回 ハイパフォーマンスコンピューティング研究会   2009 ( 14 ) 127 - 132  2009年02月

     概要を見る

    本稿では強 NP 困難な組み合わせ最適化問題である実行時間最小マルチプロセッサスケジューリング問題のための標準タスクグラフセット STG Ver3 を提案するとともに,それを用いたアルゴリズムの性能評価について述べる. STG Ver2 はタスク実行時間生成乱数,先行制約形状生成乱数により生成されたタスクグラフセットである. STG Ver3 は STG Ver2 にタスクの並列度,タスク実行時間の偏差に考慮を加えることにより生成した "並列度セット" , "正規化偏差セット" により構成される.評価の結果,最適化アルゴリズム DF/IHS (Depth First/ ImplicitHeuristic Search) では 87.25% , PDF/IHS (Parallelized DF/IHS) では 92.25% の問題で 10 分以内に最適解を得られることを確認した.This paper proposes the "Standard Task Graph Set Ver3" (STG Ver3) to evaluate performance of heuristic and optimization algorithms for the minimum execution time multiprocessor scheduling problem. The minimum execution time multiprocessor scheduling problem is known as a strong NP-hard combinational optimization problem to the public. The STG Ver2 was created by random task execution times and random predecessors. In addition, the STG Ver3 considers parallelism of task graphs and deviation of task execution times to let us understand characteristics of algrithms. This paper describes evaluation results by applying the STG Ver3 to several algorithms. Performance evaluation show that DF/IHS can give us optimal solutions for 87.25%, and PDF/IHS 92.25% within 600 seconds.

    CiNii

  • Parallel and Concurrent Search for Fast AND/OR Tree Search on Multicore Processors

    Fumiyo Takano, Yoshitaka Maekawa, Hironori Kasahara

    Proc. of the IASTED International Conference on Parallel and Distributed Computing and Networks (PDCN 2009)    2009年02月  [査読有り]

  • 組込マルチコア用並列化コンパイラとAPIについて

    笠原 博徳

    トロン協会    2009年02月  [査読有り]

  • Parallelizing Compiler and API for Embedded Multi-cores

    Hironori Kasahara

    TRON Association    2009年02月  [査読有り]

  • 並列度・タスク実行時間の偏りを考慮した標準タスクグラフセットSTG Ver3を用いたスケジューリングアルゴリズムの評価

    島岡護, 今泉和浩, 鷹野芙美代, 木村啓二, 笠原博徳

    第119回 ハイパフォーマンスコンピューティング研究会   2009 ( 14 ) 127 - 132  2009年02月  [査読有り]

     概要を見る

    本稿では強 NP 困難な組み合わせ最適化問題である実行時間最小マルチプロセッサスケジューリング問題のための標準タスクグラフセット STG Ver3 を提案するとともに,それを用いたアルゴリズムの性能評価について述べる. STG Ver2 はタスク実行時間生成乱数,先行制約形状生成乱数により生成されたタスクグラフセットである. STG Ver3 は STG Ver2 にタスクの並列度,タスク実行時間の偏差に考慮を加えることにより生成した "並列度セット" , "正規化偏差セット" により構成される.評価の結果,最適化アルゴリズム DF/IHS (Depth First/ ImplicitHeuristic Search) では 87.25% , PDF/IHS (Parallelized DF/IHS) では 92.25% の問題で 10 分以内に最適解を得られることを確認した.This paper proposes the "Standard Task Graph Set Ver3" (STG Ver3) to evaluate performance of heuristic and optimization algorithms for the minimum execution time multiprocessor scheduling problem. The minimum execution time multiprocessor scheduling problem is known as a strong NP-hard combinational optimization problem to the public. The STG Ver2 was created by random task execution times and random predecessors. In addition, the STG Ver3 considers parallelism of task graphs and deviation of task execution times to let us understand characteristics of algrithms. This paper describes evaluation results by applying the STG Ver3 to several algorithms. Performance evaluation show that DF/IHS can give us optimal solutions for 87.25%, and PDF/IHS 92.25% within 600 seconds.

    CiNii

  • Performance Evaluation of Minimum Execution Time Multiprocessor Scheduling Algorithms Using Standard Task Graph Set Ver3 Consider Parallelism of Task Graphs and Deviation of Task Execution Time

    Mamoru Shimaoka, Kazuhiro Imaizumi, Fumiyo Takano, Keiji Kimura, Hironori Kasahara

    Technical Report of IEICE   2009 ( 14 ) 127 - 132  2009年02月  [査読有り]

     概要を見る

    本稿では強 NP 困難な組み合わせ最適化問題である実行時間最小マルチプロセッサスケジューリング問題のための標準タスクグラフセット STG Ver3 を提案するとともに,それを用いたアルゴリズムの性能評価について述べる. STG Ver2 はタスク実行時間生成乱数,先行制約形状生成乱数により生成されたタスクグラフセットである. STG Ver3 は STG Ver2 にタスクの並列度,タスク実行時間の偏差に考慮を加えることにより生成した "並列度セット" , "正規化偏差セット" により構成される.評価の結果,最適化アルゴリズム DF/IHS (Depth First/ ImplicitHeuristic Search) では 87.25% , PDF/IHS (Parallelized DF/IHS) では 92.25% の問題で 10 分以内に最適解を得られることを確認した.This paper proposes the "Standard Task Graph Set Ver3" (STG Ver3) to evaluate performance of heuristic and optimization algorithms for the minimum execution time multiprocessor scheduling problem. The minimum execution time multiprocessor scheduling problem is known as a strong NP-hard combinational optimization problem to the public. The STG Ver2 was created by random task execution times and random predecessors. In addition, the STG Ver3 considers parallelism of task graphs and deviation of task execution times to let us understand characteristics of algrithms. This paper describes evaluation results by applying the STG Ver3 to several algorithms. Performance evaluation show that DF/IHS can give us optimal solutions for 87.25%, and PDF/IHS 92.25% within 600 seconds.

    CiNii

  • Green multicore-SoC software-execution framework with timely-power-gating scheme

    Masafumi Onouchi, Keisuke Toyama, Toru Nojiri, Makoto Sato, Masayoshi Mase, Jun Shirako, Mikiko Sato, Masashi Takada, Masayuki Ito, Hiroyuki Mizuno, Mitaro Namiki, Keiji Kimura, Hironori Kasahara

    Proceedings of the International Conference on Parallel Processing     510 - 517  2009年  [査読有り]

     概要を見る

    We are developing a software-execution framework based on an octo-core chip multiprocessor named RP2 and an automatic multigrain-parallelizing compiler named OSCAR. The main purpose of this framework is to maintain good speed scalability and power efficiency over the number of processor cores under severe hardware restrictions for embedded use. Key to the speed scalability is reduction of a communication overhead with parallelized tasks. A data-categorization scheme enables small-overhead cache-coherency maintenance by using directives and instructions from the compiler. In this scheme, the number of cache-flushing time is minimized and parallelized tasks are quickly synchronized by using flags in local memory. As regards power efficiency, to reduce power consumption, power supply to processor cores waiting for other cores is timely and frequently cut off, even in the middle of an application, by using a timelypower- gating scheme. In this scheme, to achieve quick mode transition between "NORMAL" mode and "RESUME POWEROFF" mode, register values of the processor core are stored in core-local memory, which is active even in "RESUME POWEROFF" mode and can be accessed in one or two clock cycles. Measured speed and power of an application show good speed scalability in execution time and high power efficiency, simultaneously. In the case of a secure AAC-LC encoding program, execution speed when eight processor cores are used can be increased by 4.85 times compared to that of sequential execution. Moreover, power consumption under the same condition can be reduced by 51.0% by parallelizing and timely-power gating. The time for mode transition is less than 20 μsec, which is only 2.5% of the "RESUME POWER-OFF" period. © 2009 IEEE.

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    Scopus

    1
    被引用数
    (Scopus)
  • マルチコア上でのOSCAR API を用いた低消費電力化手法

    中川亮, 間瀬正啓, 白子準, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-145    2009年01月

  • マルチコアのためのコンパイラにおけるローカルメモリ管理手法

    桃園拓, 中野啓史, 間瀬正啓, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-141    2009年01月

  • メディアアプリケーションを用いた並列化コンパイラ協調型ヘテロジニアスマルチコアアーキテクチャのシミュレーション評価

    神山輝壮, 和田康孝, 林明宏, 間瀬正啓, 中野啓史, 渡辺岳志, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-140, (第173回 計算機アーキテクチャ研究会, 大阪)   2009 ( 1 ) 63 - 68  2009年01月

     概要を見る

    本稿では,汎用プロセッサコアに加え複数のアクセラレータを 1 チップ上に集積したヘテロジニアスマルチコアアーキテクチャと,それに協調する自動並列化コンパイラの性能について述べる.コンパイラによる並列性の抽出を考慮して記述されたマルチメディアアプリケーションを用いて,汎用 CPU コアを 2 基, FE-GA を想定したアクセラレータコアを 2 基搭載したヘテロジニアスマルチコアアーキテクチヤ構成で評価したところ, MP3 エンコーダでは 1 つの汎用 CPU コアに対して 9.82 倍, JPEG 2000 エンコーダでは 14.64 倍 の速度向上率が得られた.This paper describes a heterogeneous multicore architecture having accelerator cores in addition to general purpose cores, an automatic parallelizing compiler that cooperatively works with the heterogeneous multicore, a heterogeneous multicore architecture simulation environment, and performance evaluation results with the simulation environment. For the performance evaluation, multimedia applications written in C or Fortran, considered with parallelization by the compiler, are used. As a result, the evaluated heterogeneous multicore having two general purpose cores and two accelerator cores achieves 9.82 times speedup from MP3 encoder. This architecture also achieves 14.64 times speedup from JPEG2000 encoder.

    CiNii

  • Performance of OSCAR Multigrain Parallelizing Compiler on Multicore Processors

    Hiroki Mikami, Jun Shirako, Masayoshi Mase, Takamichi Miyamoto, Hirofumi Nakano, Fumiyo Takano, Akihiro Hayashi, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    Proc. of 14th Workshop on Compilers for Parallel Computing(CPC 2009)    2009年01月  [査読有り]

  • マルチコア上でのOSCAR API を用いた低消費電力化手法

    中川亮, 間瀬正啓, 白子準, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-145    2009年01月  [査読有り]

  • A Power Saving Scheme on Multicore Processors Using OSCAR API

    Ryo Nakagawa, Masayoshi Mase, Jun Shirako, Keiji Kimura, Hironori Kasahara

    THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, TECHNICAL REPORT OF IEICE. (ICD2008/145)    2009年01月  [査読有り]

  • マルチコアのためのコンパイラにおけるローカルメモリ管理手法

    桃園拓, 中野啓史, 間瀬正啓, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-141    2009年01月  [査読有り]

  • Local Memory Management Scheme by a Compiler for Multicore Processor

    Taku Momozono, Hirofumi Nakano, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, TECHNICAL REPORT OF IEICE. (ICD2008/141)    2009年01月  [査読有り]

  • メディアアプリケーションを用いた並列化コンパイラ協調型ヘテロジニアスマルチコアアーキテクチャのシミュレーション評価

    神山輝壮, 和田康孝, 林明宏, 間瀬正啓, 中野啓史, 渡辺岳志, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2008-140   108 ( 375 ) 63 - 68  2009年01月  [査読有り]

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    本稿では,汎用プロセッサコアに加え複数のアクセラレータを1チップ上に集積したヘテロジニアスマルチコアアーキテクチャと,それに協調する自動並列化コンパイラの性能について述べる.コンパイラによる並列性の抽出を考慮して記述されたマルチメディアアプリケーションを用いて,汎用CPUコアを2基,FE-GAを想定したアクセラレータコアを2基搭載したヘテロジニアスマルチコアアーキテクチャ構成で評価したところ,MP3エンコーダでは1つの汎用CPUコアに対して9.82倍,JPEG2000エンコーダでは14.64倍の速度向上率が得られた.

    CiNii

  • Performance Evaluation of Parallelizing Compiler Cooperated Heterogeneous Multicore Architecture Using Media Applications

    Teruo Kamiyama, Yasutaka Wada, Akihiro Hayashi, Masayoshi Mase, Hirofumi Nakano, Takeshi Watanabe, Keiji Kimura, Hironori Kasahara

    THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, TECHNICAL REPORT OF IEICE. (ICD2008/140)   2009 ( 1 ) 63 - 68  2009年01月  [査読有り]

     概要を見る

    本稿では,汎用プロセッサコアに加え複数のアクセラレータを 1 チップ上に集積したヘテロジニアスマルチコアアーキテクチャと,それに協調する自動並列化コンパイラの性能について述べる.コンパイラによる並列性の抽出を考慮して記述されたマルチメディアアプリケーションを用いて,汎用 CPU コアを 2 基, FE-GA を想定したアクセラレータコアを 2 基搭載したヘテロジニアスマルチコアアーキテクチヤ構成で評価したところ, MP3 エンコーダでは 1 つの汎用 CPU コアに対して 9.82 倍, JPEG 2000 エンコーダでは 14.64 倍 の速度向上率が得られた.This paper describes a heterogeneous multicore architecture having accelerator cores in addition to general purpose cores, an automatic parallelizing compiler that cooperatively works with the heterogeneous multicore, a heterogeneous multicore architecture simulation environment, and performance evaluation results with the simulation environment. For the performance evaluation, multimedia applications written in C or Fortran, considered with parallelization by the compiler, are used. As a result, the evaluated heterogeneous multicore having two general purpose cores and two accelerator cores achieves 9.82 times speedup from MP3 encoder. This architecture also achieves 14.64 times speedup from JPEG2000 encoder.

    CiNii

  • Multiple-paths Search with Concurrent Thread Scheduling for Fast AND/OR Tree Search

    Fumiyo Takano, Yoshitaka Maekawa, Hironori Kasahara

    CISIS: 2009 INTERNATIONAL CONFERENCE ON COMPLEX, INTELLIGENT AND SOFTWARE INTENSIVE SYSTEMS, VOLS 1 AND 2     51 - +  2009年  [査読有り]

     概要を見る

    This paper proposes a fast AND/OR tree search algorithm using a multiple-paths concurrent search method. Conventional heuristic AND/OR tree search algorithms expand nodes in only a descending order of heuristic evaluation values. However, since the evaluation values are heuristic, a solution node group sometimes includes nodes with lower evaluation values. The tree which has a solution node group including nodes with lower evaluation values requires a long time to be solved by the conventional algorithms. The proposed algorithm. allows us to search paths including nodes with lower evaluation values and paths including nodes with higher evaluation values concurrently For searching various paths concurrently, the proposed algorithm uses pseudo-threads and a pseudo-thread scheduler managed by a user program with low overhead compared with the OS thread management. The pseudo-thread scheduler can weight the amount of search on each path and schedule the pseudo-threads. The proposed algorithm car, solve trees which have solutions including nodes with lower evaluation values also quickly. For performance evaluation, the proposed algorithm was applied to a tsume-shogi (Japanese chess problem) solver as a typical AND/OR tree search problem. In tsume-shogi, players can reuse captured pieces. Performance evaluation results on 385 problems show that the proposed algorithm is 1.67 times faster on the average than the previous algorithm df-pn.

  • 情報家電用マルチコア並列化APIを生成する自動並列化コンパイラによる並列化の評価

    宮本孝道, 浅香沙織, 見神広紀, 間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会論文誌 コンピューティングシステム   1 ( 3 ) 83 - 95  2008年12月  [査読有り]

     概要を見る

    マルチコアプロセッサは携帯機器,カーナビ,デジタルTV,ゲーム機等の情報家電向けの組み込み分野において低消費電力で高性能を得るために利用され始めている.一方,これらのマルチコアを有効利用可能なOSCAR自動並列化コンパイラが開発されている.このOSCARコンパイラによる最適化を複数種類のマルチコアに適用するために,OSCARコンパイラと各マルチコア用ネイティブコンパイラを接続できる並列化APIをNEDO &ldquo;リアルタイム情報家電用マルチコア技術&rdquo;プロジェクトで新規に開発した.本論文では各社情報家電用マルチコア向けに新規開発したAPIを用いて,並列化コンパイラが情報家電用マルチコア向けに生成したコードを,VLIWコアを4基集積の富士通FR1000マルチコア,およびルネサステクノロジ,日立製作所,早稲田大学で共同開発したSH-4Aコアを4基集積のRP1マルチコア上で並列性能評価を行った.情報家電機器上での高速化が重要となるコーデック,グラフィックス等のマルチメディア処理を対象として,FR1000マルチコアでは4プロセッサ時に1プロセッサ時に比べ平均で3.28倍,RP1マルチコアでは4プロセッサ時に1プロセッサ時に比べ平均で3.31倍という並列処理性能が得られた.さらにFR1000マルチコアでは新規開発したAPIを用いることでOpenMP API準拠の並列処理APIのみを用いたコードと比較して最大1.74倍の速度向上が得られた.Multicore processors are adopted for embedded systems like portable electronics, car navigation systems, digital TVs and games to obtain high performance and low power. Furthermore, OSCAR automatic parallelizing compiler has been developed to utilize these multicores. We newly develop consumer electronics multicore API, with support by NEDO &ldquo;Multicore-processor Technology for Real-Time Consumer Electronics project&rdquo;, to connect OSCAR compiler with native compilers for various kinds of multicores to apply optimization by OSCAR compiler. This paper evaluates parallel processing performances of multimedia applications using this API by OSCAR compiler on FR1000 4 VLIW cores multicore processor developed by Fujitsu Ltd, and RP1 4 SH-4A cores multicore processor jointly-developed by Renesas Technology Corp., Hitachi Ltd. and Waseda University. As the results, the developed API gives us 3.28 times speedup in average using 4 cores against using 1 core on FR1000 multicore, and 3.31 times speedup in average using 4 cores against using 1 core on RP1 multicore. Furthermore, the developed API gives us maximum of 1.74 times speedup against using only parallelization API which is compliant with OpenMP API on FR1000 multicore.

    CiNii

  • An Evaluation of Parallelization with Automatic Parallelizing Compiler Generating Consumer Electronics Multicore API

    Takamichi Miyamoto, Saori Asaka, Hiroki Mikami, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    IPSJ Transactions on Advanced Computing Systems   1 ( 3 ) 83 - 95  2008年12月  [査読有り]

     概要を見る

    マルチコアプロセッサは携帯機器,カーナビ,デジタルTV,ゲーム機等の情報家電向けの組み込み分野において低消費電力で高性能を得るために利用され始めている.一方,これらのマルチコアを有効利用可能なOSCAR自動並列化コンパイラが開発されている.このOSCARコンパイラによる最適化を複数種類のマルチコアに適用するために,OSCARコンパイラと各マルチコア用ネイティブコンパイラを接続できる並列化APIをNEDO &ldquo;リアルタイム情報家電用マルチコア技術&rdquo;プロジェクトで新規に開発した.本論文では各社情報家電用マルチコア向けに新規開発したAPIを用いて,並列化コンパイラが情報家電用マルチコア向けに生成したコードを,VLIWコアを4基集積の富士通FR1000マルチコア,およびルネサステクノロジ,日立製作所,早稲田大学で共同開発したSH-4Aコアを4基集積のRP1マルチコア上で並列性能評価を行った.情報家電機器上での高速化が重要となるコーデック,グラフィックス等のマルチメディア処理を対象として,FR1000マルチコアでは4プロセッサ時に1プロセッサ時に比べ平均で3.28倍,RP1マルチコアでは4プロセッサ時に1プロセッサ時に比べ平均で3.31倍という並列処理性能が得られた.さらにFR1000マルチコアでは新規開発したAPIを用いることでOpenMP API準拠の並列処理APIのみを用いたコードと比較して最大1.74倍の速度向上が得られた.Multicore processors are adopted for embedded systems like portable electronics, car navigation systems, digital TVs and games to obtain high performance and low power. Furthermore, OSCAR automatic parallelizing compiler has been developed to utilize these multicores. We newly develop consumer electronics multicore API, with support by NEDO &ldquo;Multicore-processor Technology for Real-Time Consumer Electronics project&rdquo;, to connect OSCAR compiler with native compilers for various kinds of multicores to apply optimization by OSCAR compiler. This paper evaluates parallel processing performances of multimedia applications using this API by OSCAR compiler on FR1000 4 VLIW cores multicore processor developed by Fujitsu Ltd, and RP1 4 SH-4A cores multicore processor jointly-developed by Renesas Technology Corp., Hitachi Ltd. and Waseda University. As the results, the developed API gives us 3.28 times speedup in average using 4 cores against using 1 core on FR1000 multicore, and 3.31 times speedup in average using 4 cores against using 1 core on RP1 multicore. Furthermore, the developed API gives us maximum of 1.74 times speedup against using only parallelization API which is compliant with OpenMP API on FR1000 multicore.

    CiNii

  • Panel Discussions: Japanese Challenges for Multicore -Low Power High Performance Multicores,Compiler and API-

    Hironori Kasahara

    Intel Higher Education Program 2008 Asia Academic Forum    2008年10月  [査読有り]

  • 低炭素社会実現のためのマルチコア・テクノロジーと利用技術への挑戦

    笠原 博徳

    IBM HPCフォーラム 2008    2008年09月  [査読有り]

  • Multicore Technologies for Realization of Low-carbon Society and Challenge for Utilization Technologies

    Hironori Kasahara

    IBM HPC Forum 2008    2008年09月  [査読有り]

  • An Eight Core - Eight-RAM SoC Delivers 8.6GMIPS and 33.6GFLOPS at 600MHz (1/2)

    Hironori Kasahara

    Microprocessor Forum Japan 2008    2008年07月  [査読有り]

  • 8.6GMIPS/33.6GFLOPSを実現する8コア/8RAM内蔵SoC (1/2)

    笠原 博徳

    マイクロプロセッサ・フォーラム・ジャパン2008    2008年07月  [査読有り]

  • Low Power High Performance Multicores Technology

    Hironori Kasahara

    JAPAN ASSOCIATION for HEAT PIPE Seminar    2008年07月  [査読有り]

  • 低消費電力・高性能マルチコア技術

    笠原 博徳

    日本ヒートパイプ協会 第27回総会・講演会    2008年07月  [査読有り]

  • Parallelizing Compiler Cooperative Heterogeneous Multicore

    Yasutaka Wada, Akihiro Hayashi, Takeshi Masuura, Jun Shirako, Hirofumi Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Proc. of Workshop on Software and Hardware Challenges of Manycore Platforms (SHCMP 2008)    2008年06月  [査読有り]

  • Parallelization of MP3 Encoder using Static Scheduling on a Heterogeneous Multicore

    Yasutaka Wada, Akihiro Hayashi, Takeshi Masuura, Jun Shirako, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Trans. of IPSJ on Computing Systems   1 ( 1 ) 105 - 119  2008年06月  [査読有り]

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    情報家電の市場拡大にともない,低消費電力でありながら高い性能を実現するプロセッサが求められるようになっている.この要求に対応するため,汎用プロセッサに加え,動的再構成可能プロセッサ(DRP)や信号処理用プロセッサ(DSP)等のアクセラレータを1チップ上に複数集積したヘテロジニアスマルチコアアーキテクチャが注目を集めている.このようなヘテロジニアスマルチコアにおいては,処理の特性やコア間のデータ転送を考慮して適切に各コアに処理を割り当てることが必要となる.本論文では,このようなヘテロジニアスマルチコア用の粗粒度タスクスタティックスケジューリング手法を提案する.本論文で提案するスタティックスケジューリング手法では,ループやサブルーチン,基本ブロック間の並列性を利用する粗粒度タスク並列処理において,各タスクがどのコアで実行可能か等の特性,各コア間でのデータ転送オーバヘッドを考慮して処理時間を最小とするように汎用コアあるいはアクセラレータに割り当て,さらにコア間でのデータ転送をDMAを用いてタスク処理とオーバラップして行う.これによりプログラムの階層的な並列性とチップ上のアクセラレータを有効に利用し,処理の高速化を図ることができる.本手法を用い,世界初のヘテロジニアス並列化コンパイラを開発しMP3エンコーダに適用し評価した結果,SH4A 1コアのみを用いた場合に対して,SH4A 4コアで3.99倍,SH4A 2コアとDRP 2コアで14.55倍,SH4A 4コアとDRP 4コアを用いたときに25.20倍の性能向上を得られることが確認できた.Heterogeneous multicore architectures integrating various kind of accelerators like dynamically reconfigurable processors (DRPs) or digital signal processors (DSPs) in addition to general purpose processor cores have attracted much attention to realize high performance with low power consumption. These heterogeneous multicores require scheduling schemes considering characteristics of tasks on each core and data transfers on chips. This paper proposes a static scheduling scheme for coarse grain task parallel processing on a heterogeneous multicore processor with overlapping data transfer and task execution. In the proposed scheme, the compiler extracts parallelism using coarse grain parallel processing and assigns tasks considering characteristics on each core to minimize the execution time of an application. Performance of the proposed scheme is evaluated on a heterogeneous multicore processor using an MP3 encoder. Heterogeneous configurations give us 14.55 times speedup with two SH4As and two DRPs and 25.20 times speedup with four SH4As and four DRPs against sequential execution with one SH4A core.

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  • ヘテロジニアスマルチコア上でのスタティックスケジューリングを用いたMP3エンコーダの並列化

    和田 康孝, 林 明宏, 益浦 健, 白子 準, 中野 啓史, 鹿野 裕明, 木村啓二, 笠原博徳

    情報処理学会論文誌コンピューティングシステム   1 ( 1 ) 105 - 119  2008年06月  [査読有り]

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    情報家電の市場拡大にともない,低消費電力でありながら高い性能を実現するプロセッサが求められるようになっている.この要求に対応するため,汎用プロセッサに加え,動的再構成可能プロセッサ(DRP)や信号処理用プロセッサ(DSP)等のアクセラレータを1チップ上に複数集積したヘテロジニアスマルチコアアーキテクチャが注目を集めている.このようなヘテロジニアスマルチコアにおいては,処理の特性やコア間のデータ転送を考慮して適切に各コアに処理を割り当てることが必要となる.本論文では,このようなヘテロジニアスマルチコア用の粗粒度タスクスタティックスケジューリング手法を提案する.本論文で提案するスタティックスケジューリング手法では,ループやサブルーチン,基本ブロック間の並列性を利用する粗粒度タスク並列処理において,各タスクがどのコアで実行可能か等の特性,各コア間でのデータ転送オーバヘッドを考慮して処理時間を最小とするように汎用コアあるいはアクセラレータに割り当て,さらにコア間でのデータ転送をDMAを用いてタスク処理とオーバラップして行う.これによりプログラムの階層的な並列性とチップ上のアクセラレータを有効に利用し,処理の高速化を図ることができる.本手法を用い,世界初のヘテロジニアス並列化コンパイラを開発しMP3エンコーダに適用し評価した結果,SH4A 1コアのみを用いた場合に対して,SH4A 4コアで3.99倍,SH4A 2コアとDRP 2コアで14.55倍,SH4A 4コアとDRP 4コアを用いたときに25.20倍の性能向上を得られることが確認できた.Heterogeneous multicore architectures integrating various kind of accelerators like dynamically reconfigurable processors (DRPs) or digital signal processors (DSPs) in addition to general purpose processor cores have attracted much attention to realize high performance with low power consumption. These heterogeneous multicores require scheduling schemes considering characteristics of tasks on each core and data transfers on chips. This paper proposes a static scheduling scheme for coarse grain task parallel processing on a heterogeneous multicore processor with overlapping data transfer and task execution. In the proposed scheme, the compiler extracts parallelism using coarse grain parallel processing and assigns tasks considering characteristics on each core to minimize the execution time of an application. Performance of the proposed scheme is evaluated on a heterogeneous multicore processor using an MP3 encoder. Heterogeneous configurations give us 14.55 times speedup with two SH4As and two DRPs and 25.20 times speedup with four SH4As and four DRPs against sequential execution with one SH4A core.

    CiNii

  • OSCAR Low Power High Performance Multicore and Parallelizing Compiler

    Hironori Kasahara

    Nokia, Finland    2008年06月  [査読有り]

  • Compiler and API for Low Power High Performance Multicores

    Hironori Kasahara

    8th International Forum on Application-Specific Multi-Processor SoC (MpSoc '08)    2008年06月  [査読有り]

  • 階層グルーピング対応バリア同期機構の評価

    山田海斗, 間瀬正啓, 白子準, 木村啓二, 伊藤雅之, 服部俊洋, 水野弘之, 内山邦男, 笠原博徳

    第170回 計算機アーキテクチャ研究会   108 ( 28 ) 19 - 24  2008年05月

     概要を見る

    マルチコアプロセッサに搭載されつつある多数のコアを効率よく利用するため,ループやサブルーチンの内部の並列性を階層的に解析しタスクの定義を行い,プログラム全域の並列性を利用する階層的粗粒度タスク並列処理が提案されOSCARコンパイラに実装されている.階層的粗粒度タスク並列処理では,複数のプロセッサをソフトウェアにより階層的にグルーピングし,これらのグルーピングされたプロセッサ群に対して階層的に定義された粗粒度タスクを割り当てる.この階層的粗粒度タスク並列処理を効率よくサポートする,軽量かつスケーラブルな階層グルーピング対応バリア同期機構を開発し,NEDOリアルタイム情報家電用マルチコアプロジェクトにより開発したSH4Aプロセッサ8コア搭載の情報家電用マルチコアRP2に実装した.本稿では,この階層グルーピング対応バリア同期機構を提案すると共にRP2上で評価を行った結果について述べる.8コアを使用したAACエンコーダによる評価の結果,ソフトウェアのみによるバリア同期に対し16%の性能向上を得ることができた.

    CiNii

  • ポインタ解析を用いた制約付きCプログラムの自動並列化

    間瀬正啓, 馬場大介, 長山晴美, 村田雄太, 木村啓二, 笠原博徳

    第170回 計算機アーキテクチャ研究会   108 ( 28 ) 69 - 74  2008年05月

     概要を見る

    本稿では,自動並列化コンパイラにより並列性抽出が可能なC言語におけるポインタ利用方法の制約について述べる.実際にこの制約を満たすようにプログラムを作成し,flow-sensitive, context-sensitiveなポインタ解析を用いた自動並列化を適用したところ,8コアSMPサーバにおいて,逐次実行と比較してSPEC2000 artで3.80倍,SPEC2006 lbmで6.17倍,MediaBench mpeg2encで5.14倍の速度向上が得られた.

    CiNii

  • OSCAR Multigrain Parallelizing Compiler for High Performance Low Power Multicores

    Hironori Kasahara

    The 14th Workshop on Compiler Techniques for High-Performance Computing(CTHPC2008)    2008年05月  [査読有り]

  • OSCAR Multigrain Parallelizing Compiler for High Performance Low Power Multicores

    Hironori Kasahara

    Industrial Technology Research Institute, Hosted by Dr. Cheng    2008年05月  [査読有り]

  • Embedded Multi-cores Advanced Parallelizing Compiler Technologies

    Hironori Kasahara

    11th Embedded Systems Expo    2008年05月  [査読有り]

  • 組込みマルチコア最先端並列化コンパイラ技術

    笠原 博徳

    第11回組込みシステム開発技術展(ESEC) 専門セミナー    2008年05月  [査読有り]

  • An Evaluation of Barrier Synchronization Mechanism Considering Hierarchical Processor Grouping

    Kaito Yamada, Masayoshi Mase, Jun Shirako, Keiji Kimura, Masayuki Ito, Toshihiro Hattori, Hiroyuki Mizuno, Kunio Uchiyama, Hironori Kasahara

    Technical Report of IPSJ, 2008   108 ( 28 ) 19 - 24  2008年05月  [査読有り]

     概要を見る

    マルチコアプロセッサに搭載されつつある多数のコアを効率よく利用するため,ループやサブルーチンの内部の並列性を階層的に解析しタスクの定義を行い,プログラム全域の並列性を利用する階層的粗粒度タスク並列処理が提案されOSCARコンパイラに実装されている.階層的粗粒度タスク並列処理では,複数のプロセッサをソフトウェアにより階層的にグルーピングし,これらのグルーピングされたプロセッサ群に対して階層的に定義された粗粒度タスクを割り当てる.この階層的粗粒度タスク並列処理を効率よくサポートする,軽量かつスケーラブルな階層グルーピング対応バリア同期機構を開発し,NEDOリアルタイム情報家電用マルチコアプロジェクトにより開発したSH4Aプロセッサ8コア搭載の情報家電用マルチコアRP2に実装した.本稿では,この階層グルーピング対応バリア同期機構を提案すると共にRP2上で評価を行った結果について述べる.8コアを使用したAACエンコーダによる評価の結果,ソフトウェアのみによるバリア同期に対し16%の性能向上を得ることができた.

    CiNii

  • 階層グルーピング対応バリア同期機構の評価

    山田 海斗, 間瀬 正啓, 白子 準, 木村 啓二, 伊藤 雅之, 服部 俊洋, 水野 弘之, 内山 邦男, 笠原 博徳

    第170回 計算機アーキテクチャ研究会   108 ( 28 ) 19 - 24  2008年05月  [査読有り]

     概要を見る

    マルチコアプロセッサに搭載されつつある多数のコアを効率よく利用するため,ループやサブルーチンの内部の並列性を階層的に解析しタスクの定義を行い,プログラム全域の並列性を利用する階層的粗粒度タスク並列処理が提案されOSCARコンパイラに実装されている.階層的粗粒度タスク並列処理では,複数のプロセッサをソフトウェアにより階層的にグルーピングし,これらのグルーピングされたプロセッサ群に対して階層的に定義された粗粒度タスクを割り当てる.この階層的粗粒度タスク並列処理を効率よくサポートする,軽量かつスケーラブルな階層グルーピング対応バリア同期機構を開発し,NEDOリアルタイム情報家電用マルチコアプロジェクトにより開発したSH4Aプロセッサ8コア搭載の情報家電用マルチコアRP2に実装した.本稿では,この階層グルーピング対応バリア同期機構を提案すると共にRP2上で評価を行った結果について述べる.8コアを使用したAACエンコーダによる評価の結果,ソフトウェアのみによるバリア同期に対し16%の性能向上を得ることができた.

    CiNii

  • Automatic Parallelization of Restricted C Programs using Pointer Analysis

    Masayoshi Mase, Daisuke Baba, Harumi Nagayama, Yuta Murata, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2008   108 ( 28 ) 69 - 74  2008年05月  [査読有り]

     概要を見る

    本稿では,自動並列化コンパイラにより並列性抽出が可能なC言語におけるポインタ利用方法の制約について述べる.実際にこの制約を満たすようにプログラムを作成し,flow-sensitive, context-sensitiveなポインタ解析を用いた自動並列化を適用したところ,8コアSMPサーバにおいて,逐次実行と比較してSPEC2000 artで3.80倍,SPEC2006 lbmで6.17倍,MediaBench mpeg2encで5.14倍の速度向上が得られた.

    CiNii

  • ポインタ解析を用いた制約付きCプログラムの自動並列化

    間瀬正啓, 馬場大介, 長山晴美, 村田雄太, 木村啓二, 笠原博徳

    第170回 計算機アーキテクチャ研究会   108 ( 28 ) 69 - 74  2008年05月  [査読有り]

     概要を見る

    本稿では,自動並列化コンパイラにより並列性抽出が可能なC言語におけるポインタ利用方法の制約について述べる.実際にこの制約を満たすようにプログラムを作成し,flow-sensitive, context-sensitiveなポインタ解析を用いた自動並列化を適用したところ,8コアSMPサーバにおいて,逐次実行と比較してSPEC2000 artで3.80倍,SPEC2006 lbmで6.17倍,MediaBench mpeg2encで5.14倍の速度向上が得られた.

    CiNii

  • Parallelization of Multimedia Applications by Compiler on Multicores for Consumer Electronics

    Takamichi Miyamoto, Saori Asaka, Hiroki Mikami, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    Symposium on Advanced Computing Systems and Infrastructures (SACSIS 2008)    2008年05月  [査読有り]

  • 情報家電用マルチコア上におけるマルチメディア処理のコンパイラによる並列化

    宮本孝道, 浅香沙織, 見神広紀, 間瀬正啓, 木村啓二, 笠原博徳

    SACSIS2008 - 先進的計算基盤システムシンポジウム    2008年05月  [査読有り]

    CiNii

  • Heterogeneous multi-core architecture that enables 54x AAC-LC stereo encoding

    Hiroaki Shikano, Masaki Ito, Masafumi Onouchi, Takashi Todaka, Takanobu Tsunoda, Tomoyuki Kodama, Kunio Uchiyama, Toshihiko Odaka, Tatsuya Kamei, Ei Nagahama, Manabu Kusaoke, Yusuke Nitta, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    IEEE JOURNAL OF SOLID-STATE CIRCUITS   43 ( 4 ) 902 - 910  2008年04月  [査読有り]

     概要を見る

    This paper describes a heterogeneous multi-core processor (HMCP) architecture that integrates general-purpose processors (CPUs) and accelerators (ACCs) to achieve exceptional performance as well as low-power consumption for the SoCs of embedded systems. The memory architectures of CPUs and ACCs were unified to improve programming and compiling efficiency. Advanced audio codec-low complexity (AAC-LC) stereo audio encoding was parallelized on a heterogeneous multi-core having homogeneous processor cores and dynamically reconfigurable processor (DRP) ACC cores in a preliminary evaluation of the HMCP architecture. The performance evaluation revealed that 54x AAC encoding was achieved on the chip with two CPUs at 600 MHz and two DRPs at 300 MHz, which achieved encoding of an entire CD within 1-2 min.

    DOI

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    16
    被引用数
    (Scopus)
  • An 8 CPU SoC with Independent Power-off Control of CPUs and Multicore Software Debug Function

    Yutaka Yoshida, Masayuki Ito, Kiyoshi Hayase, Tomoichi Hayashi, Osamu Nishii, Toshihiro Hattori, Jun Sakiyama, Masashi Takada, Kunio Uchiyama, Jun Shirako, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    Proc. of IEEE Cool Chips XI: Symposium on Low-Power and High-Speed Chips 2008    2008年04月  [査読有り]

  • Panel Discussions: Multi-Core and Many-Core: the 5 to 10 Year View

    Hironori Kasahara

    IEEE Symposium on Low-Power and High-Speed Chips COOLChips XI    2008年04月  [査読有り]

  • Multicore Compiler for Low Power High Performance Embedded Computing

    Hironori Kasahara

    IEEE Symposium on Low-Power and High-Speed Chips COOLChips XI, Yokohama, Japan    2008年04月  [査読有り]

  • Power-aware compiler controllable chip multiprocessor

    Hiroaki Shikano, Jun Shirako, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    IEICE TRANSACTIONS ON ELECTRONICS   E91C ( 4 ) 432 - 439  2008年04月  [査読有り]

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    A power-aware compiler controllable chip multiprocessor (CMP) is presented and its performance and power consumption are evaluated with the optimally scheduled advanced multiprocessor (OSCAR) parallelizing compiler. The CMP is equipped with power control registers that change clock frequency and power supply voltage to functional units including processor cores, memories, and an interconnection network. The OSCAR compiler carries out coarse-grain task parallelization of programs and reduces power consumption using architectural power control support and the compiler's power saving scheme. The performance evaluation shows that MPEG-2 encoding on the proposed CMP with four CPUs results in 82.6% power reduction in real-time execution mode with a deadline constraint on its sequential execution time. Furthermore, MP3 encoding on a heterogeneous CMP with four CPUs and four accelerators results in 53.9% power reduction at 21.1-fold speed-up in performance against its sequential execution in the fastest execution mode.

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    1
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    (Scopus)
  • 情報家電用マルチコア・プロセッサ

    笠原博徳

    電気学会誌   128 ( 3 ) 172 - 175  2008年03月  [査読有り]

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    本記事に「抄録」はありません。

    DOI CiNii

  • Multicore Processors for Consumer Electronics

    Hironori Kasahara

    The Journal of IEE of Japan   128 ( 3 ) 172 - 175  2008年03月  [査読有り]

  • A Multigrain Parallelizing Compiler with Power Control for Multicore Processors

    Hironori Kasahara

    Intel Headquarter, Hosted by Dr. Peng Tu    2008年02月  [査読有り]

  • A Multigrain Parallelizing Compiler with Power Control for Multicore Processors

    Hironori Kasahara

    Google Headquarter, Hosted by Dr. Shih-wei Liao    2008年02月  [査読有り]

  • Performance evaluation of compiler controlled power saving scheme

    Jun Shirako, Munehiro Yoshida, Naoto Oshiyama, Yasutaka Wada, Hirofurni Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    HIGH-PERFORMANCE COMPUTING   4759   480 - 493  2008年  [査読有り]

     概要を見る

    Multicore processors, or chip multiprocessors, which allow us to realize low power consumption, high effective performance, good cost performance and short hardware/software development period, are attracting much attention. In order to achieve full potential of multicore processors, cooperation with a parallelizing compiler is very important. The latest compiler extracts multilevel parallelism, such as coarse grain task parallelism, loop parallelism and near fine grain parallelism, to keep parallel execution efficiency high. It also controls voltage and clock frequency of processors carefully to reduce energy consumption during execution of an application program. This paper evaluates performance of compiler controlled power saving scheme which has been implemented in OSCAR multigrain parallelizing compiler. The developed power saving scheme realizes voltage/frequency control and power shutdown of each processor core during coarse grain task parallel processing. In performance evaluation, when static power is assumed as one-tenth of dynamic power, OSCAR compiler with the power saving scheme achieved 61.2 percent energy reduction for SPEC CFP95 applu without performance degradation on 4 processors and 87.4 percent energy reduction for mpeg2encode, 88.1 percent energy reduction for SPEC CFP95 tomcatv and 84.6 percent energy reduction for applu with real-time deadline constraint on 4 processors.

  • Language extensions in support of compiler parallelization

    Jun Shirako, Hironori Kasahara, Vivek Sarkar

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   5234   78 - +  2008年  [査読有り]

     概要を見る

    In this paper, we propose an approach to automatic compiler parallelization based on language extensions that is applicable to a broader range of program structures and application domains than in past work. As a complement to ongoing work on high productivity languages for explicit parallelism, the basic idea in this paper is to make sequential languages more amenable to compiler parallelization by adding enforceable declarations and annotations. Specifically, we propose the addition of annotations and declarations related to multidimensional arrays, points, regions, array views, parameter intents, array and object privatization, pure methods, absence of exceptions, and gather/reduce computations. In many cases, these extensions are also motivated by best practices in software engineering, and can also contribute to performance improvements in sequential code. A detailed case study of the Java Grande Forum benchmark suite illustrates the obstacles to compiler parallelization in current object-oriented languages, and shows that the extensions proposed in this paper can be effective in enabling compiler parallelization. The results in this paper motivate future work on building an automatically parallelizing compiler for the language extensions proposed in this paper.

  • Advanced Parallelizing Compiler Technology for High Performance Low Power Multicores

    Hironori Kasahara

    VDEC Refresh Seminar    2008年01月  [査読有り]

  • 高性能低消費電力マルチコアのための最先端並列化コンパイラ技術

    笠原 博徳

    VDECリフレッシュ・セミナー    2008年01月  [査読有り]

  • Software-cooperative power-efficient heterogeneous multi-core for media processing

    Hiroaki Shikano, Masaki Ito, Kunio Uchiyama, Toshihiko Odaka, Akihiro Hayashi, Takeshi Masuura, Masayoshi Mase, Jun Shirako, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    2008 ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE, VOLS 1 AND 2     712 - +  2008年  [査読有り]

     概要を見る

    A heterogeneous multi-core processor (HMCP) architecture, which integrates general purpose processors (CPU) and accelerators (ACC) to achieve high-performance as well as low-power consumption with the support of a parallelizing compiler, was developed. The evaluation was performed using an MP3 audio encoder on a simulator that accurately models the HMCP, It showed that 16-frame encoding on the HMCP with four CPUs and four ACCs yielded 24.5-fold speed-up of performance against sequential execution on one CPU. Furthermore, power saving by the compiler reduced energy consumption of the encoding to 0.17 J, namely, by 28.4%.

  • Performance evaluation of compiler controlled power saving scheme

    Jun Shirako, Munehiro Yoshida, Naoto Oshiyama, Yasutaka Wada, Hirofurni Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    HIGH-PERFORMANCE COMPUTING   4759   480 - 493  2008年  [査読有り]

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    Multicore processors, or chip multiprocessors, which allow us to realize low power consumption, high effective performance, good cost performance and short hardware/software development period, are attracting much attention. In order to achieve full potential of multicore processors, cooperation with a parallelizing compiler is very important. The latest compiler extracts multilevel parallelism, such as coarse grain task parallelism, loop parallelism and near fine grain parallelism, to keep parallel execution efficiency high. It also controls voltage and clock frequency of processors carefully to reduce energy consumption during execution of an application program. This paper evaluates performance of compiler controlled power saving scheme which has been implemented in OSCAR multigrain parallelizing compiler. The developed power saving scheme realizes voltage/frequency control and power shutdown of each processor core during coarse grain task parallel processing. In performance evaluation, when static power is assumed as one-tenth of dynamic power, OSCAR compiler with the power saving scheme achieved 61.2 percent energy reduction for SPEC CFP95 applu without performance degradation on 4 processors and 87.4 percent energy reduction for mpeg2encode, 88.1 percent energy reduction for SPEC CFP95 tomcatv and 84.6 percent energy reduction for applu with real-time deadline constraint on 4 processors.

  • An 8640 MIPS SoC with independent power-off control of 8 CPUs and 8 RAMs by an automatic parallelizing compiler

    Masayuki Ito, Toshihiro Hattori, Yutaka Yoshida, Kiyoshi Hayase, Tomoichi Hayashi, Osamu Nishii, Yoshihiko Yasu, Atsushi Hasegawa, Masashi Takada, Masaki Ito, Hiroyuki Mizuno, Kunio Uchiyama, Toshihiko Odaka, Jun Shirako, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    Digest of Technical Papers - IEEE International Solid-State Circuits Conference   51   81 - 598  2008年  [査読有り]

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    A 104.8mm2 90nm CMOS 600MHz SoC integrates 8 processor cores and 8 user RAMs in 17 separate power domains and delivers 33.6GFLOPS. An automatic parallelizing compiler assigns tasks to each CPU and controls its power mode including power supply in accordance with its processing load and status. The compiler also uses barrier registers to achieve fast and accurate CPU synchronization. ©2008 IEEE.

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    37
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    (Scopus)
  • Language extensions in support of compiler parallelization

    Jun Shirako, Hironori Kasahara, Vivek Sarkar

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   5234   78 - +  2008年  [査読有り]

     概要を見る

    In this paper, we propose an approach to automatic compiler parallelization based on language extensions that is applicable to a broader range of program structures and application domains than in past work. As a complement to ongoing work on high productivity languages for explicit parallelism, the basic idea in this paper is to make sequential languages more amenable to compiler parallelization by adding enforceable declarations and annotations. Specifically, we propose the addition of annotations and declarations related to multidimensional arrays, points, regions, array views, parameter intents, array and object privatization, pure methods, absence of exceptions, and gather/reduce computations. In many cases, these extensions are also motivated by best practices in software engineering, and can also contribute to performance improvements in sequential code. A detailed case study of the Java Grande Forum benchmark suite illustrates the obstacles to compiler parallelization in current object-oriented languages, and shows that the extensions proposed in this paper can be effective in enabling compiler parallelization. The results in this paper motivate future work on building an automatically parallelizing compiler for the language extensions proposed in this paper.

  • Power Reduction Controll for Multicores in OSCAR Multigrain Parallelizing Compiler

    Jun Shirako, Keiji Kimura, Hironori Kasahara

    ISOCC: 2008 INTERNATIONAL SOC DESIGN CONFERENCE, VOLS 1-3     50 - 55  2008年  [査読有り]

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    Multicore processors have become mainstream computer architecture to go beyond the performance and power efficiency limits of single-core processors. To achieve low power consumption and high performance on multicores, parallelizing compilers take on an important role. This paper describes the performance of a compiler-based power reduction scheme cooperating with OSCAR multigrain parallelizing compiler on a newly developed 8-way SH4A low power multicore chip for consumer electronics, which supports DVFS (Dynamic Voltage and Frequency Scaling) and Clock/Power Gating. Using hardware parameters and parallelized program information, OSCAR compiler determines suitable voltage and frequency of each active processor core and appropriate schedule of clock gating and power gating. Performance experiments shows the compiler reduces consumed power by 88.3%, namely from 5.68 W to 0.67 W, for real-time secure AAC Encoding and 73.5%, namely from 5.73 W to 1.52 W, for real-time MPEG2 Decoding on 8 core execution.

  • Parallelization with Automatic Parallelizing Compiler Generating Consumer Electronics Multicore API

    Takamichi Miyamoto, Saori Asaka, Hiroki Mikami, Masayoshi Mase, Yasutaka Wada, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    PROCEEDINGS OF THE 2008 INTERNATIONAL SYMPOSIUM ON PARALLEL AND DISTRIBUTED PROCESSING WITH APPLICATIONS     600 - 607  2008年  [査読有り]

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    Multicore processors have been adopted for consumer electronics like portable electronics, mobile phones, car navigation systems, digital TVs and games to obtain high performance with low power consumption. The OSCAR automatic parallelizing compiler has been developed to utilize these multicores easily. Also, a new Consumer Electronics Multicore Application Program Interface (API) to use the OSCAR compiler with native sequential compilers for various kinds of multicores from different vendors has been developed in NEDO (New Energy and Industrial Technology Development Organization) "Multicore Technology for Realtime Consumer Electronics" project with Japanese 6 IT companies. This paper evaluates the parallel processing performance of multimedia applications using this API by the OSCAR compiler on the FR1000 4 VLIW cores multicore processor developed by Fujitsu Ltd, and the RP1 4 SH-4A cores multicore processor jointly-developed by Renesas Technology Corp., Hitachi Ltd. and Waseda University. As the results, the parallel codes generated by the OSCAR compiler using the API give us 3.27 times speedup on average using 4 cores against 1 core on the FR1000 multicore, and 3.31 times speedup on average using 4 cores against 1 core on the RP1 multicore.

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    6
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  • マルチコアプロセッサ上でのマルチメディア処理の並列化

    宮本孝道, 田村圭, 田野裕秋, 見神広紀, 浅香沙織, 間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-175-15(デザインガイア2007)   2007 ( 115 ) 77 - 82  2007年11月

     概要を見る

    半導体集積度向上に伴う消費電力の増大,プロセッサ動作クロック周波数向上の鈍化,ハードウェア・ソフトウェア開発期間の増大といった問題に対処すべ<,一つのチップ上に複数のプロセッサコアを集積するマルチコアプロセッサが注目を集めている.また,携帯電話,デジタル TV,ゲーム等の情報家電機器ではコーデック,グラフィックス等のマルチメディア処理の高速化が非常に重要となっている.本稿ではこのようなマルチメディアアプリケーションのマルチコアプロセッサ上での並列化について述べる.特に動画像処理における MPEG2 エシコード,MPEG2 デコード,音声処理における MP3 エンコード,静止画処理における JPEG2000 エンコードを例として OSCAR マルチグレイン自動並列化コンパイラを用いた富土通株式会社製 FR1000 と早稲田大学,ルネサステクノロジ,株式会社日立製作所共同開発 RP1 マルチコアでの並列処理結果について述べる.Multicore processors have attracted much attention to handle the increase of power consumption, the slowdown of improvement of processor clock speed, and the increase of hardware/software developing period. Also, speeding up multimedia applications is required with the progress of the consumer electronics devices like mobile phones, digital TV and games. This paper describes parallelization methods of multimedia applications on the multicore processors. Especially in this paper, MPEG2 encoding and MPEG2 decoding are selected as examples of video sequence processing, MP3 encoding is selected as an example of audio processing, JPEG 2000 encoding is selected as an example of picture processing. OSCAR multigrain parallelizing compiler parallelizes these media applications using newly developed multicore API. This paper evaluates parallel processing performances of these multimedia applications on the FR1000 multicore processor developed by Fujitsu Ltd, and the RPl multicore processor jointly-developed by Waseda University, Renesas Technology Corp. and Hitachi Ltd.

    CiNii

  • マルチコアプロセッサ上でのマルチメディア処理の並列化

    宮本孝道, 田村圭, 田野裕秋, 見神広紀, 浅香沙織, 間瀬正啓, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-175-15(デザインガイア2007)   2007 ( 115 ) 77 - 82  2007年11月  [査読有り]

     概要を見る

    半導体集積度向上に伴う消費電力の増大,プロセッサ動作クロック周波数向上の鈍化,ハードウェア・ソフトウェア開発期間の増大といった問題に対処すべ<,一つのチップ上に複数のプロセッサコアを集積するマルチコアプロセッサが注目を集めている.また,携帯電話,デジタル TV,ゲーム等の情報家電機器ではコーデック,グラフィックス等のマルチメディア処理の高速化が非常に重要となっている.本稿ではこのようなマルチメディアアプリケーションのマルチコアプロセッサ上での並列化について述べる.特に動画像処理における MPEG2 エシコード,MPEG2 デコード,音声処理における MP3 エンコード,静止画処理における JPEG2000 エンコードを例として OSCAR マルチグレイン自動並列化コンパイラを用いた富土通株式会社製 FR1000 と早稲田大学,ルネサステクノロジ,株式会社日立製作所共同開発 RP1 マルチコアでの並列処理結果について述べる.Multicore processors have attracted much attention to handle the increase of power consumption, the slowdown of improvement of processor clock speed, and the increase of hardware/software developing period. Also, speeding up multimedia applications is required with the progress of the consumer electronics devices like mobile phones, digital TV and games. This paper describes parallelization methods of multimedia applications on the multicore processors. Especially in this paper, MPEG2 encoding and MPEG2 decoding are selected as examples of video sequence processing, MP3 encoding is selected as an example of audio processing, JPEG 2000 encoding is selected as an example of picture processing. OSCAR multigrain parallelizing compiler parallelizes these media applications using newly developed multicore API. This paper evaluates parallel processing performances of these multimedia applications on the FR1000 multicore processor developed by Fujitsu Ltd, and the RPl multicore processor jointly-developed by Waseda University, Renesas Technology Corp. and Hitachi Ltd.

    CiNii

  • Parallelization for Multimedia Processing on Multicore Processors

    Takamichi Miyamoto, Kei Tamura, Hiroaki Tano, Hiroki Mikami, Saori Asaka, Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2007-ARC-175-05 (DesignGaia2007)   2007 ( 115 ) 77 - 82  2007年11月  [査読有り]

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    半導体集積度向上に伴う消費電力の増大,プロセッサ動作クロック周波数向上の鈍化,ハードウェア・ソフトウェア開発期間の増大といった問題に対処すべ<,一つのチップ上に複数のプロセッサコアを集積するマルチコアプロセッサが注目を集めている.また,携帯電話,デジタル TV,ゲーム等の情報家電機器ではコーデック,グラフィックス等のマルチメディア処理の高速化が非常に重要となっている.本稿ではこのようなマルチメディアアプリケーションのマルチコアプロセッサ上での並列化について述べる.特に動画像処理における MPEG2 エシコード,MPEG2 デコード,音声処理における MP3 エンコード,静止画処理における JPEG2000 エンコードを例として OSCAR マルチグレイン自動並列化コンパイラを用いた富土通株式会社製 FR1000 と早稲田大学,ルネサステクノロジ,株式会社日立製作所共同開発 RP1 マルチコアでの並列処理結果について述べる.Multicore processors have attracted much attention to handle the increase of power consumption, the slowdown of improvement of processor clock speed, and the increase of hardware/software developing period. Also, speeding up multimedia applications is required with the progress of the consumer electronics devices like mobile phones, digital TV and games. This paper describes parallelization methods of multimedia applications on the multicore processors. Especially in this paper, MPEG2 encoding and MPEG2 decoding are selected as examples of video sequence processing, MP3 encoding is selected as an example of audio processing, JPEG 2000 encoding is selected as an example of picture processing. OSCAR multigrain parallelizing compiler parallelizes these media applications using newly developed multicore API. This paper evaluates parallel processing performances of these multimedia applications on the FR1000 multicore processor developed by Fujitsu Ltd, and the RPl multicore processor jointly-developed by Waseda University, Renesas Technology Corp. and Hitachi Ltd.

    CiNii

  • Multigrain Parallelization of Restricted C Programs on SMP Servers and Low Power Multicores

    M. Mase, D. Baba, H. Nagayama, H. Tano, T. Masuura, T. Miyamoto, J. Shirako, H. Nakano, K. Kimura, H. Kasahara

    The 20th International Workshop on Languages and Compilers for Parallel Computing (LCPC2007)    2007年10月  [査読有り]

  • Low Power High Performance Multicores and Compiler Technology

    Hironori Kasahara

    The 5th Technology Link in W.T.L.O - For International Research Center in Collaboration of Industry and Academia    2007年10月  [査読有り]

  • 低消費電力・高性能マルチコアとコンパイラ技術

    笠原 博徳

    第5回Technology Link in W.T.L.O 〜 産学連携における国際化拠点の構築に向けて 〜    2007年10月  [査読有り]

  • 情報家電用マルチコアSMP実行モードにおける制約付きCプログラムのマルチグレイン並列化

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 宮本孝道, 白子準, 中野啓史, 木村啓二, 笠原博徳

    情報家電用マルチコアSMP実行モードにおける制約付きCプログラムのマルチグレイン並列化    2007年10月  [査読有り]

  • A Multi-core Parallelizing Compiler for Low-Power High-Performance Computing

    Hironori Kasahara

    Colloquium Electrical and Computer Engineering, Computer and Information Technology Institute, Computer Science, and Dean of Engineering, Duncan Hall, Rice University, Hosted by Prof. Vivek Sarkar    2007年10月  [査読有り]

  • How is specifically multicore programming different from traditional parallel computing?", Panel Discussion on "How is specifically multicore programming different from traditional parallel computing?

    Hironori Kasahara

    The 20th International Workshop on Languages and Compilers for Parallel Computing (LCPC2007), University of Illinois at Urbana-Champaign    2007年10月  [査読有り]

  • 情報家電用マルチコアSMP実行モードにおける制約付きCプログラムのマルチグレイン並列化

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 宮本孝道, 白子準, 中野啓史, 木村啓二, 笠原博徳

    組込みシステムシンポジウム2007    2007年10月  [査読有り]

    CiNii

  • Multigrain Parallelization of Restricted C Programs in SMP Execution Mode of a Multicore for Consumer Electronics

    Masayoshi Mase, Daisuke Baba, Harumi Nagayama, Hiroaki Tano, Takeshi Masuura, Takamichi Miyamoto, Jun Shirako, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Embedded Systems Symposium 2007 (ESS 2007)    2007年10月  [査読有り]

  • Multicore Innovation

    Hironori Kasahara

    Waseda Univ. 125 th &amp; Faculty of Science and Engineering 100th Anniversary Symposium "Innovative Information, Electronics, and Optical technology"    2007年09月  [査読有り]

  • マルチコア・イノベーション

    笠原 博徳

    早稲田大学125周年・理工学部100周年記念シンポジウム “イノベーティブ情報・電子・光技術”    2007年09月  [査読有り]

  • ヘテロジニアスマルチコア上でのコンパイラによる低消費電力制御

    林明宏, 伊能健人, 中川亮, 松本繁, 山田海斗, 押山直人, 白子準, 和田康孝, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-174-18(SWoPP2007)   2007 ( 79 ) 103 - 108  2007年08月

     概要を見る

    現在,情報家電分野からPC,サーバ,スーパーコンピュータに至るまで処理性能の向上と低消費電力化のためにマルチコアプロセッサの導入が図られている.特に情報家電では電力あたりの性能を高めるために1チップ上に複数の汎用コアとアクセラレータコアを集積するヘテロジニアスマルチコアが注目を集めている.この高処理性能/低消費電力,さらにはソフトウェア生産性向上の要求を満たすためには,実行するプログラムの適切な並列化,チップ上のリソースのきめ細かな電圧や動作周波数制御を実現する並列化コンパイラの開発が必要不可欠である.本稿では各コアがローカルメモリ,データ転送機構および電力制御機構を持つヘテロジニアスマルチコアアーキテクチャにおいて,コンパイラによる周波数及び電源制御を適用した際の性能評価結果について述べる.MP3エンコーダを用いて,CPUコアとしてSH4Aを4基,アクセラレータコアとして FE-GAを4基からなるヘテロジニアスマルチコアを想定し周波数および電源制御を行った場合,1SHコア に対し,24.32倍の速度向上が得られ,消費電力制御を行わない場合に比べて処理性能をほぼ維持したままで28.43% の消費エネルギーを削減できることが確認できた.Multicore processors are getting introduced for performance improvement and reduction of power dissipation in various IT fields, such as consumer electronics, PCs, servers and super computers. Especially, heterogeneous multicores have attracted much attention in consumer electronics to achieve higher performance per watt. In order to satisfy the demand for the high performance, low power dissipation and high software productivity, Parallelizing compilers for both parallelization and Frequency and Voltage control are required. This paper describes the evaluation results of compiler control power saving for a heterogeneous multicore processor which integrates upto 4 general purpose embedded processor Renesas SH4As and 4 accelera tor core like dynamically reconfigureable processors Hitachi FE-GAs. Performance evaluation shows the heterogeneous multicore gave us 24.32 times speed up against sequential processing and 28.43% energy savings for MP3 encoding program without performance degradation.

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  • ヘテロジニアスマルチコア上での階層的粗粒度タスクスタティックスケジューリング手法

    和田康孝, 林明宏, 伊能健人, 白子準, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-174-17(SWoPP2007)   2007 ( 79 ) 97 - 102  2007年08月

     概要を見る

    本稿では,ヘテロジニアスマルチコア上での階層的粗粒度タスクスタティックスケジューリング手法について述べる.ヘテロジニアスマルチコアは.1チップ上に汎用プロセッサに加え,動的再構成可能プロセッサ (DRP) や信号処理用プロセッサ (DSP) などのアクセラレータを複数集積したプロセッサで,低消費電力で高い処理性能を得ることができるアーキテクチャとして情報家電等の分野で注目を集めている.本稿で提案するスタティックスケジューリング手法は,ループやサブルーチン,基本ブロック間の並列性を利用する粗粒度タスク並列処理において,各タスクの特性,チップ上の各コアの種類を考慮して処理時間を最小とするようにタスクを汎用コア及びアクセラレータに割り当て,コア間でのデータ転送は DMR を用いてタスク処理とオーバーラップして行うことにより,プログラムの階層的な並列性とチップ上のアクセラレータを最大限利用する手法である.本手法をMP3エンコーダに適用し評価した結果,SH4A1コアのみを用いた場合に対して,SH4A4コア で3.97倍,SH4A2コアとDRP2コアで12.64 倍,SH4A4コアとDRP4コアを用いたときに24.48倍の速度向上を得られることが確認できた.This paper proposes a static scheduling scheme for hierarchical coarse grain task parallel pro cessing on a heterogeneous multicore processor. A heterogeneous multicore processor integrates not only general purpose processors but also accelerators like dynamically reconfigurable proces sors (DRPs) or digital signal processors (DSPs). Effective usage of these accelerators allows us to get high performance and low power consumption at the same time. In the proposed scheme, the compiler extracts parallelism using coarse grain parallel processing and assigns tasks considering characteristics of each core to minimize the execution time of an application. Performance of the proposed scheme is evaluated on a heterogeneous multicore processor using MP3 encoder. Hetero geneous configurations give us 12.64 times speedup with two SH4As and two DRPs and 24.48 times speedup with four SH4As and four DRPs against sequential execution with one SH4A core.

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  • 54倍速AACエンコードを実現するヘテロジニアスマルチコアアーキテクチャの検討

    鹿野裕明, 伊藤雅樹, 戸高貴司, 津野田賢伸, 兒玉征之, 小野内雅文, 内山邦男, 小高俊彦, 亀井達也, 永濱 衛, 草桶 学, 新田祐介, 和田康孝, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2007-71   107 ( 195 ) 11 - 16  2007年08月

     概要を見る

    汎用プロセッサ(CPU)コアとアクセラレータ(ACC)コアを複数個集積したヘテロジニアスマルチコアプロセッサ(HMCP)アーキテクチャを検討した.HMCPは,特定の演算を効率よく実行可能なACCコアの効果的な利用と複数のプロセッサコアの並列利用により,動作周波数を向上させなくとも高い演算性能を得ることが可能であり,組み込み向けSoCに求められる高性能,小面積,省電力を同時に実現する.今回HMCPアーキテクチャの有効性評価に当たり,AAC-LCエンコーディングのHMCPにおける処理方式を検討し,ホモジニアスマルチコアプロセッサにアクセラレータとして動的再構成可能プロセッサ(DRP)を付加した試作チップ上での評価を行った.その結果,600MHzで動作するCPU2個と300MHzで動作するDRP2個を集積したHMCPにおいて,CD一枚が1-2分程度でエンコード可能となる54倍速AACエンコーディングの性能が得られることを確認した。

    CiNii

  • ヘテロジニアスマルチコア上でのコンパイラによる低消費電力制御

    林明宏, 伊能健人, 中川亮, 松本繁, 山田海斗, 押山直人, 白子準, 和田康孝, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-174-18(SWoPP2007)   2007 ( 79 ) 103 - 108  2007年08月  [査読有り]

     概要を見る

    現在,情報家電分野からPC,サーバ,スーパーコンピュータに至るまで処理性能の向上と低消費電力化のためにマルチコアプロセッサの導入が図られている.特に情報家電では電力あたりの性能を高めるために1チップ上に複数の汎用コアとアクセラレータコアを集積するヘテロジニアスマルチコアが注目を集めている.この高処理性能/低消費電力,さらにはソフトウェア生産性向上の要求を満たすためには,実行するプログラムの適切な並列化,チップ上のリソースのきめ細かな電圧や動作周波数制御を実現する並列化コンパイラの開発が必要不可欠である.本稿では各コアがローカルメモリ,データ転送機構および電力制御機構を持つヘテロジニアスマルチコアアーキテクチャにおいて,コンパイラによる周波数及び電源制御を適用した際の性能評価結果について述べる.MP3エンコーダを用いて,CPUコアとしてSH4Aを4基,アクセラレータコアとして FE-GAを4基からなるヘテロジニアスマルチコアを想定し周波数および電源制御を行った場合,1SHコア に対し,24.32倍の速度向上が得られ,消費電力制御を行わない場合に比べて処理性能をほぼ維持したままで28.43% の消費エネルギーを削減できることが確認できた.Multicore processors are getting introduced for performance improvement and reduction of power dissipation in various IT fields, such as consumer electronics, PCs, servers and super computers. Especially, heterogeneous multicores have attracted much attention in consumer electronics to achieve higher performance per watt. In order to satisfy the demand for the high performance, low power dissipation and high software productivity, Parallelizing compilers for both parallelization and Frequency and Voltage control are required. This paper describes the evaluation results of compiler control power saving for a heterogeneous multicore processor which integrates upto 4 general purpose embedded processor Renesas SH4As and 4 accelera tor core like dynamically reconfigureable processors Hitachi FE-GAs. Performance evaluation shows the heterogeneous multicore gave us 24.32 times speed up against sequential processing and 28.43% energy savings for MP3 encoding program without performance degradation.

    CiNii

  • ヘテロジニアスマルチコア上での階層的粗粒度タスクスタティックスケジューリング手法

    和田康孝, 林明宏, 伊能健人, 白子準, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-174-17(SWoPP2007)   2007 ( 79 ) 97 - 102  2007年08月  [査読有り]

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    本稿では,ヘテロジニアスマルチコア上での階層的粗粒度タスクスタティックスケジューリング手法について述べる.ヘテロジニアスマルチコアは.1チップ上に汎用プロセッサに加え,動的再構成可能プロセッサ (DRP) や信号処理用プロセッサ (DSP) などのアクセラレータを複数集積したプロセッサで,低消費電力で高い処理性能を得ることができるアーキテクチャとして情報家電等の分野で注目を集めている.本稿で提案するスタティックスケジューリング手法は,ループやサブルーチン,基本ブロック間の並列性を利用する粗粒度タスク並列処理において,各タスクの特性,チップ上の各コアの種類を考慮して処理時間を最小とするようにタスクを汎用コア及びアクセラレータに割り当て,コア間でのデータ転送は DMR を用いてタスク処理とオーバーラップして行うことにより,プログラムの階層的な並列性とチップ上のアクセラレータを最大限利用する手法である.本手法をMP3エンコーダに適用し評価した結果,SH4A1コアのみを用いた場合に対して,SH4A4コア で3.97倍,SH4A2コアとDRP2コアで12.64 倍,SH4A4コアとDRP4コアを用いたときに24.48倍の速度向上を得られることが確認できた.This paper proposes a static scheduling scheme for hierarchical coarse grain task parallel pro cessing on a heterogeneous multicore processor. A heterogeneous multicore processor integrates not only general purpose processors but also accelerators like dynamically reconfigurable proces sors (DRPs) or digital signal processors (DSPs). Effective usage of these accelerators allows us to get high performance and low power consumption at the same time. In the proposed scheme, the compiler extracts parallelism using coarse grain parallel processing and assigns tasks considering characteristics of each core to minimize the execution time of an application. Performance of the proposed scheme is evaluated on a heterogeneous multicore processor using MP3 encoder. Hetero geneous configurations give us 12.64 times speedup with two SH4As and two DRPs and 24.48 times speedup with four SH4As and four DRPs against sequential execution with one SH4A core.

    CiNii

  • 54倍速AACエンコードを実現するヘテロジニアスマルチコアアーキテクチャの検討

    鹿野裕明, 伊藤雅樹, 戸高貴司, 津野田賢伸, 兒玉征之, 小野内雅文, 内山邦男, 小高俊彦, 亀井達也, 永濱 衛, 草桶 学, 新田祐介, 和田康孝, 木村啓二, 笠原博徳

    社団法人 電子情報通信学会, 信学技報, ICD2007-71   107 ( 195 ) 11 - 16  2007年08月  [査読有り]

     概要を見る

    汎用プロセッサ(CPU)コアとアクセラレータ(ACC)コアを複数個集積したヘテロジニアスマルチコアプロセッサ(HMCP)アーキテクチャを検討した.HMCPは,特定の演算を効率よく実行可能なACCコアの効果的な利用と複数のプロセッサコアの並列利用により,動作周波数を向上させなくとも高い演算性能を得ることが可能であり,組み込み向けSoCに求められる高性能,小面積,省電力を同時に実現する.今回HMCPアーキテクチャの有効性評価に当たり,AAC-LCエンコーディングのHMCPにおける処理方式を検討し,ホモジニアスマルチコアプロセッサにアクセラレータとして動的再構成可能プロセッサ(DRP)を付加した試作チップ上での評価を行った.その結果,600MHzで動作するCPU2個と300MHzで動作するDRP2個を集積したHMCPにおいて,CD一枚が1-2分程度でエンコード可能となる54倍速AACエンコーディングの性能が得られることを確認した。

    CiNii

  • A Hierarchical Coarse Grain Task Static Scheduling Scheme on a Heterogeneous Multicore

    Yasutaka Wada, Akihiro Hayashi, Taketo Iyoku, Jun Shirako, Hirofumi Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2007-ARC-174-17(SWoPP2007)   2007 ( 79 ) 97 - 102  2007年08月  [査読有り]

     概要を見る

    本稿では,ヘテロジニアスマルチコア上での階層的粗粒度タスクスタティックスケジューリング手法について述べる.ヘテロジニアスマルチコアは.1チップ上に汎用プロセッサに加え,動的再構成可能プロセッサ (DRP) や信号処理用プロセッサ (DSP) などのアクセラレータを複数集積したプロセッサで,低消費電力で高い処理性能を得ることができるアーキテクチャとして情報家電等の分野で注目を集めている.本稿で提案するスタティックスケジューリング手法は,ループやサブルーチン,基本ブロック間の並列性を利用する粗粒度タスク並列処理において,各タスクの特性,チップ上の各コアの種類を考慮して処理時間を最小とするようにタスクを汎用コア及びアクセラレータに割り当て,コア間でのデータ転送は DMR を用いてタスク処理とオーバーラップして行うことにより,プログラムの階層的な並列性とチップ上のアクセラレータを最大限利用する手法である.本手法をMP3エンコーダに適用し評価した結果,SH4A1コアのみを用いた場合に対して,SH4A4コア で3.97倍,SH4A2コアとDRP2コアで12.64 倍,SH4A4コアとDRP4コアを用いたときに24.48倍の速度向上を得られることが確認できた.This paper proposes a static scheduling scheme for hierarchical coarse grain task parallel pro cessing on a heterogeneous multicore processor. A heterogeneous multicore processor integrates not only general purpose processors but also accelerators like dynamically reconfigurable proces sors (DRPs) or digital signal processors (DSPs). Effective usage of these accelerators allows us to get high performance and low power consumption at the same time. In the proposed scheme, the compiler extracts parallelism using coarse grain parallel processing and assigns tasks considering characteristics of each core to minimize the execution time of an application. Performance of the proposed scheme is evaluated on a heterogeneous multicore processor using MP3 encoder. Hetero geneous configurations give us 12.64 times speedup with two SH4As and two DRPs and 24.48 times speedup with four SH4As and four DRPs against sequential execution with one SH4A core.

    CiNii

  • Evaluation of Heterogeneous Multicore Architecture with AAC-LC Stereo Encoding

    Hiroaki Shikano, Masaki Ito, Takashi Todaka, Takanobu Tsunoda, Tomoyuki Kodama, Masafumi Onouchi, Kunio Uchiyama, Toshihiko Odaka, Tatsuya Kamei, Ei Nagahama, Manabu Kusaoke, Yusuke Nitta, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, TECHNICAL REPORT OF IEICE. (ICD2007-71)   107 ( 195 ) 11 - 16  2007年08月  [査読有り]

     概要を見る

    汎用プロセッサ(CPU)コアとアクセラレータ(ACC)コアを複数個集積したヘテロジニアスマルチコアプロセッサ(HMCP)アーキテクチャを検討した.HMCPは,特定の演算を効率よく実行可能なACCコアの効果的な利用と複数のプロセッサコアの並列利用により,動作周波数を向上させなくとも高い演算性能を得ることが可能であり,組み込み向けSoCに求められる高性能,小面積,省電力を同時に実現する.今回HMCPアーキテクチャの有効性評価に当たり,AAC-LCエンコーディングのHMCPにおける処理方式を検討し,ホモジニアスマルチコアプロセッサにアクセラレータとして動的再構成可能プロセッサ(DRP)を付加した試作チップ上での評価を行った.その結果,600MHzで動作するCPU2個と300MHzで動作するDRP2個を集積したHMCPにおいて,CD一枚が1-2分程度でエンコード可能となる54倍速AACエンコーディングの性能が得られることを確認した。

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  • 最先端の組み込みマルチコア用コンパイラ技術

    笠原 博徳

    DAシンポジウム2007 − システムLSI設計技術とDA −    2007年08月  [査読有り]

  • Advanced Parallelizing Compiler Technologies for Embedded Multi-cores

    Hironori Kasahara

    DA Symposiumu 2007    2007年08月  [査読有り]

  • 情報家電用マルチコアSMP実行モードにおけるマルチグレイン並列処理

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 宮本孝道, 白子準, 中野啓史, 木村啓二, 亀井達也, 服部俊洋, 長谷川淳, 佐藤真琴, 伊藤雅樹, 内山 邦男, 小高俊彦, 笠原博徳

    情報処理学会研究会報告2007-ARC-173-05(第165回 計算機アーキテクチャ研究会)   107 ( 76 ) 25 - 30  2007年05月

     概要を見る

    現在,ゲーム,カーナビゲーションシステム,デジタルTV,携帯電話等の情報家電機器を始め,PCからスーパーコンピュータに至る,多くの情報機器でマルチコアプロセッサ採用の動きが進んでいる.本稿では,制約付きC言語で記述されたメディア処理等のプログラムをOSCARマルチグレイン自動並列化コンパイラにより並列化し,NEDO"リアルタイム情報家電用マルチコア技術の研究開発"プロジェクトの一環でOSCAR標準マルチコアメモリアーキテクチャに基づき株式会社ルネサルテクノロジ,株式会社日立製作所により開発されたSH-4A(SH-X3)コアを4コア集積した情報家電用マルチコアプロセッサRP1上でSMPモード実行時の性能評価を行った.評価の結果AACオーディオエンコーダで4コア使用時に1コア使用時の3.34倍の速度向上が得られた.

    CiNii

  • MP3エンコーダを用いたOSCARヘテロジニアスチップマルチプロセッサの性能評価

    鹿野裕明, 鈴木裕貴, 和田康孝, 白子準, 木村啓二, 笠原博徳

    情報処理学会論文誌   48 ( SIG8(ACS18) ) 141 - 152  2007年05月  [査読有り]

  • 独立に周波数制御可能な 4320MIPS、SMP/AMP対応 4プロセッサLSIの開発

    早瀬 清, 吉田 裕, 亀井達也, 芝原真一, 西井 修, 服部俊洋, 長谷川 淳, 高田雅士, 入江直彦, 内山邦男, 小高俊彦, 高田 究, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-173-06(第165回 計算機アーキテクチャ研究会)   107 ( 76 ) 31 - 35  2007年05月  [査読有り]

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    低消費電力と高性能を備えた、4320MIPS4プロセッサSOCを90nmプロセスで設計した。それぞれのプロセッサには、32KBのデータキャッシュを内蔵しており、プロセッサ間のデータキャッシュのコヒーレンシを維持するためのモジュールを内蔵する。プロセッサ毎に処理量に応じた周波数制御と、プロセッサ間のデータキャッシュのコヒーレンシを維持するスリープモードの採用により、低電力を実現する。

    CiNii

  • 情報家電用マルチコアSMP実行モードにおけるマルチグレイン並列処理

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 深津幸 二, 宮本孝道, 白子準, 中野啓史, 木村啓二, 亀井達也, 服部俊洋, 長谷川淳, 佐藤真琴, 伊藤雅樹, 内山 邦男, 小高俊彦, 笠原博徳

    情報処理学会研究会報告2007-ARC-173-05(第165回 計算機アーキテクチャ研究会)   107 ( 76 ) 25 - 30  2007年05月  [査読有り]

     概要を見る

    現在,ゲーム,カーナビゲーションシステム,デジタルTV,携帯電話等の情報家電機器を始め,PCからスーパーコンピュータに至る,多くの情報機器でマルチコアプロセッサ採用の動きが進んでいる.本稿では,制約付きC言語で記述されたメディア処理等のプログラムをOSCARマルチグレイン自動並列化コンパイラにより並列化し,NEDO"リアルタイム情報家電用マルチコア技術の研究開発"プロジェクトの一環でOSCAR標準マルチコアメモリアーキテクチャに基づき株式会社ルネサルテクノロジ,株式会社日立製作所により開発されたSH-4A(SH-X3)コアを4コア集積した情報家電用マルチコアプロセッサRP1上でSMPモード実行時の性能評価を行った.評価の結果AACオーディオエンコーダで4コア使用時に1コア使用時の3.34倍の速度向上が得られた.

    CiNii

  • Performance Evaluation of MP3 Audio Encoder on OSCAR Heterogeneous Chip Multicore Processor

    Hiroaki Shikano, Yuki Suzuki, Yasutaka Wada, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Trans. of IPSJ   48 ( SIG8(ACS18) ) 141 - 152  2007年05月  [査読有り]

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    汎用プロセッサや専用プロセッサ,アクセラレータ等,様々な種類のプロセッサエレメント(PE)を複数個同一チップ上に集積し,処理を並列で行うことで,動作周波数を過度に引き上げることなく,消費電力を抑えつつ高い演算性能を得ることが可能なソフトウェア協調ヘテロジニアスチップマルチプロセッサ(HCMP)の有効性を評価した.本プロセッサは各PEにローカルメモリ,データ転送機構および電力制御機構を持ち,コンパイラと協調することで性能向上と低電力の両立を狙う.今回,MP3エンコーダプログラムを利用し,その並列処理方式と電力制御方式を検討し,HCMP上での評価を実施した.その結果,汎用プロセッサコア2個,動的再構成プロセッサコア4個を搭載したHCMPは,汎用プロセッサ1個のシングルコアプロセッサと比較して18.4倍の性能向上となることが分かった.また,同様の構成に対し電力制御を実施することにより,汎用プロセッサ1個のシングルコアプロセッサに対し,電力消費エネルギーを最大80.0\%削減できることが確認できた.This paper evaluates a heterogeneous chip multi-processor (HCMP) and its scheduling scheme. The HCMP possesses different types of processing elements (PEs) such as CPUs as general-purpose processors, as well as digital signal processors or dynamic reconfigurable processors (DRPs) as specific-purpose processors. The HCMP realizes higher performance and lower power consumption than conventional single-core processors or even homogeneous multi-core processors in some specific applications such as media processing with low operating frequency supplied. In this paper, the performance of the HCMP is analyzed by studying parallelizing scheme and power control scheme of an MP3 audio encoding program and by scheduling the program onto the HCMP using these two schemes. As a result, it is observed an HCMP, consisting of two CPUs and four DRPs, outperforms a single-core processor with one CPU by a speed-up factor of 18.4. It is also obtained that the estimated energy on the HCMP with a power control results in as much as 80.0% reduction.

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  • Mutligrain Parallel Processing in SMP Execution Mode on a Multicore for Consumer Electronics

    Masayoshi Mase, Daisuke Baba, Harumi Nagayama, Hiroaki Tano, Takeshi Masuura, Takamichi Miyamoto, Jun Shirako, Hirofumi Nakano, Keiji Kimura, Tatsuya Kamei, Toshihiro Hattori, Atsushi Hasegawa, Makoto Sato, Masaki Ito, Toshihiko Odaka, Hironori Kasahara

    Technical Report of IPSJ, 2007-ARC-173-05   107 ( 76 ) 25 - 30  2007年05月  [査読有り]

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    現在,ゲーム,カーナビゲーションシステム,デジタルTV,携帯電話等の情報家電機器を始め,PCからスーパーコンピュータに至る,多くの情報機器でマルチコアプロセッサ採用の動きが進んでいる.本稿では,制約付きC言語で記述されたメディア処理等のプログラムをOSCARマルチグレイン自動並列化コンパイラにより並列化し,NEDO"リアルタイム情報家電用マルチコア技術の研究開発"プロジェクトの一環でOSCAR標準マルチコアメモリアーキテクチャに基づき株式会社ルネサルテクノロジ,株式会社日立製作所により開発されたSH-4A(SH-X3)コアを4コア集積した情報家電用マルチコアプロセッサRP1上でSMPモード実行時の性能評価を行った.評価の結果AACオーディオエンコーダで4コア使用時に1コア使用時の3.34倍の速度向上が得られた.

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  • マルチグレイン並列化コンパイラにおけるローカルメモリ管理手法

    三浦 剛, 田川友博, 村松裕介, 池見明紀, 中川正洋, 中野啓史, 白子 準, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-172/HPC-109-11 (HOKKE2007)   2007 ( 17 ) 61 - 66  2007年03月

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    半導体集積度向上に伴うスケーラブルな性能向上,低消費電力,価格性能を達成するためにマルチコアプロセッサが大きな注目を集めている.消費電力を抑えつつマルチコアプロセッサの実効性能を向上させ,アプリケーションソフトウェアの開発期間を短縮するためには自動並列化コンパイラが重要な役目を果たす.この実効性能の向上のためには,マルチコアプロセッサにおいても,プロセッサとメモリ動作速度のギャップに起因するメモリウォール問題への対処が必要となる.具体的には,プロセッサに近接したキャッシュやローカルメモリ等の高速メモリの有効利用が実効性能向上のために必須である.本稿では,OSCARマルチグレイン自動並列化コンパイラを用いた粗粒度タスク並列処理において,プログラム全域のデータローカリティを有効利用した,マルチコア上のローカルメモリ管理手法について提案する.SPEC 95fpのtomcatvを用いたOSCARマルチコアシミュレータ上の性能評価において,本手法未適用時の共有メモリを用いた逐次処理に対して,本手法適用によるローカルメモリ利用最適化により,8プロセッサで19.6倍の性能向上が得られた.Multicore systems have been attracting much attention for performance, low power consumption and short hardware/software development period. To take the full advantage of multiprocessor systems, parallelizing compilers serve important roles. On multicore processor, a memory wall caused by the speed gap between processor core and memory is also serious problem. Therefore, it is important for performance improvement to use fast memolies like cache and local memory nearby a processor effectively. This paper proposes a local memory management scheme for coarse grain task parallel processing. In the evaluation using SPEC 95fp tomcatv, the proposed scheme using 8 processors achieved 19.6 times speedup against the sequantial execution without the proposed scheme on the OSCAR multicore processor by the effective use of local memories.

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  • マルチグレイン並列化コンパイラにおけるローカルメモリ管理手法

    三浦 剛, 田川友博, 村松裕介, 池見明紀, 中川正洋, 中野啓史, 白子 準, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-109/HPC-109-11 (HOKKE2007)   2007 ( 17 ) 61 - 66  2007年03月  [査読有り]

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    半導体集積度向上に伴うスケーラブルな性能向上,低消費電力,価格性能を達成するためにマルチコアプロセッサが大きな注目を集めている.消費電力を抑えつつマルチコアプロセッサの実効性能を向上させ,アプリケーションソフトウェアの開発期間を短縮するためには自動並列化コンパイラが重要な役目を果たす.この実効性能の向上のためには,マルチコアプロセッサにおいても,プロセッサとメモリ動作速度のギャップに起因するメモリウォール問題への対処が必要となる.具体的には,プロセッサに近接したキャッシュやローカルメモリ等の高速メモリの有効利用が実効性能向上のために必須である.本稿では,OSCARマルチグレイン自動並列化コンパイラを用いた粗粒度タスク並列処理において,プログラム全域のデータローカリティを有効利用した,マルチコア上のローカルメモリ管理手法について提案する.SPEC 95fpのtomcatvを用いたOSCARマルチコアシミュレータ上の性能評価において,本手法未適用時の共有メモリを用いた逐次処理に対して,本手法適用によるローカルメモリ利用最適化により,8プロセッサで19.6倍の性能向上が得られた.Multicore systems have been attracting much attention for performance, low power consumption and short hardware/software development period. To take the full advantage of multiprocessor systems, parallelizing compilers serve important roles. On multicore processor, a memory wall caused by the speed gap between processor core and memory is also serious problem. Therefore, it is important for performance improvement to use fast memolies like cache and local memory nearby a processor effectively. This paper proposes a local memory management scheme for coarse grain task parallel processing. In the evaluation using SPEC 95fp tomcatv, the proposed scheme using 8 processors achieved 19.6 times speedup against the sequantial execution without the proposed scheme on the OSCAR multicore processor by the effective use of local memories.

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  • A Local Memory Management Scheme in Multigrain Parallelizing Compiler

    Tsuyoshi Miura, Tomohiro Tagawa, Yusuke Muramatsu, Akinori Ikemi, Masahiro Nakagawa, Hirofumi Nakano, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2007-ARC-172/HPC-109-11   2007 ( 17 ) 61 - 66  2007年03月  [査読有り]

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    半導体集積度向上に伴うスケーラブルな性能向上,低消費電力,価格性能を達成するためにマルチコアプロセッサが大きな注目を集めている.消費電力を抑えつつマルチコアプロセッサの実効性能を向上させ,アプリケーションソフトウェアの開発期間を短縮するためには自動並列化コンパイラが重要な役目を果たす.この実効性能の向上のためには,マルチコアプロセッサにおいても,プロセッサとメモリ動作速度のギャップに起因するメモリウォール問題への対処が必要となる.具体的には,プロセッサに近接したキャッシュやローカルメモリ等の高速メモリの有効利用が実効性能向上のために必須である.本稿では,OSCARマルチグレイン自動並列化コンパイラを用いた粗粒度タスク並列処理において,プログラム全域のデータローカリティを有効利用した,マルチコア上のローカルメモリ管理手法について提案する.SPEC 95fpのtomcatvを用いたOSCARマルチコアシミュレータ上の性能評価において,本手法未適用時の共有メモリを用いた逐次処理に対して,本手法適用によるローカルメモリ利用最適化により,8プロセッサで19.6倍の性能向上が得られた.Multicore systems have been attracting much attention for performance, low power consumption and short hardware/software development period. To take the full advantage of multiprocessor systems, parallelizing compilers serve important roles. On multicore processor, a memory wall caused by the speed gap between processor core and memory is also serious problem. Therefore, it is important for performance improvement to use fast memolies like cache and local memory nearby a processor effectively. This paper proposes a local memory management scheme for coarse grain task parallel processing. In the evaluation using SPEC 95fp tomcatv, the proposed scheme using 8 processors achieved 19.6 times speedup against the sequantial execution without the proposed scheme on the OSCAR multicore processor by the effective use of local memories.

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  • Power-aware compiler controllable chip multiprocessor

    Hiroaki Shikano, Jun Shirako, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    Parallel Architectures and Compilation Techniques - Conference Proceedings, PACT     427  2007年  [査読有り]

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    1
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  • マルチコア上でのマルチメディアアプリケーションの自動並列化

    宮本孝道, 浅香沙織, 鎌倉信仁, 山内宏真, 間瀬正啓, 白子準, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-171-13   2007 ( 4 ) 69 - 74  2007年01月

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    半導体集積度向上に伴う消費電力の増大、プロセッサ動作クロック周波数向上の鈍化、ハードウェア・ソフトウェア開発期間の増大といった問題に対処すべく、一つのチップ上に複数のプロセッサコアを集積するマルチコアプロセッサが注目を集めている。また、携帯電話、デジタル TV、ゲーム等の情報家電上ではコーデック、グラフィックス等のマルチメディア処理の高速化が非常に重要となっている。本稿ではこのようなマルチメディアアプリケーションのマルチコアプロセッサ上での並列化について述べる。特に動画像処理の例として MPEG2 エンコード、MPEG2 デコード、音声処理の例として MP3 エンコード、静止画処理の例として JPEG2000 エンコ-ドの OSCAR マルチグレイン自動並列化コンパイラをもちいたマルチコア上での並列処理について述べる。各マルチメディア処理の並列処理を OSCAR マルチコアプロセッサ、IBM p5 550Q Power+ 2 コア集積マルチコアプロセッサベース SMP サーバ上で評価を行った。OSCAR マルチコアプロセッサ上では、逐次処理に対して、提案するローカルメモリ最適化、データ転送最適化を伴う並列化手法により4プロセッサでの並列処理では、MPEG2 エンコードで3.81倍、MPEG2 デコードで3.04倍、MP3 エンコードで3.09倍、JPEG 2000 エンコードで3.79倍の速度向上が得られた。IBM p5 550Q 上では、逐次処理に対して OSCAR コンパイラによる8プロセッサでの並列処理では、MPEG2 エンコードで5.19倍、MPEG2 デコードで5.12倍、MP3 エンコードで3.69倍、JPEG 2000 エンコードで4.32倍の速度向上が得られた。Multicore processors have attracted much attention to handle the increase of power consumption along with the increase of integration degree of semiconductor devices, the slowdown of improvement of processor clocks, and the increase of hardware/software developing period. Also, speeding up multimedia applications is required with the progress of the consumer electronics like mobile phones, digital TV and games. This paper describes parallelization methods of multimedia applications on the multicore processors. Especially in this paper, MPEG2 encoding and MPEG2 decoding are selected as examples of video sequence processing, MP3 encoding is selected as an example of audio processing, JPEG 2000 encoding is selected as an example of picture processing. OSCAR multigrain parallelizing compiler automatically parallelizes these media applications. This paper evaluates parallel processing performances of these multimedia applications on the OSCAR multicore processor, and the IBM p5 550Q Power5+ 8 processors SMP server. On the OSCAR multicore processor, the parallel execution with the proposed method of managing local memory and optimizing data transfer using 4 processors, gives us 3.81 times speedup for MPEG2 encoding, 3.04 times speedup for MPEG2 decoding, 3.09 times speedup for MP3 encoding, 3.79 times speedup for JPEG 2000 encoding against the sequential execution. On the IBM p5 550Q Power5+ 8 processors server, the parallel execution using 8 processors gives us 5.19 times speedup for MPEG2 encoding, 5.12 times speedup for MPEG2 decoding, 3.69 times speedup for MP3 encoding, 4.32 times speedup for JPEG 2000 encoding against the sequential execution.

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  • マルチコア上でのマルチメディアアプリケーションの自動並列化

    宮本孝道, 浅香沙織, 鎌倉信仁, 山内宏真, 間瀬正啓, 白子準, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-171-13   2007 ( 4 ) 69 - 74  2007年01月  [査読有り]

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    半導体集積度向上に伴う消費電力の増大、プロセッサ動作クロック周波数向上の鈍化、ハードウェア・ソフトウェア開発期間の増大といった問題に対処すべく、一つのチップ上に複数のプロセッサコアを集積するマルチコアプロセッサが注目を集めている。また、携帯電話、デジタル TV、ゲーム等の情報家電上ではコーデック、グラフィックス等のマルチメディア処理の高速化が非常に重要となっている。本稿ではこのようなマルチメディアアプリケーションのマルチコアプロセッサ上での並列化について述べる。特に動画像処理の例として MPEG2 エンコード、MPEG2 デコード、音声処理の例として MP3 エンコード、静止画処理の例として JPEG2000 エンコ-ドの OSCAR マルチグレイン自動並列化コンパイラをもちいたマルチコア上での並列処理について述べる。各マルチメディア処理の並列処理を OSCAR マルチコアプロセッサ、IBM p5 550Q Power+ 2 コア集積マルチコアプロセッサベース SMP サーバ上で評価を行った。OSCAR マルチコアプロセッサ上では、逐次処理に対して、提案するローカルメモリ最適化、データ転送最適化を伴う並列化手法により4プロセッサでの並列処理では、MPEG2 エンコードで3.81倍、MPEG2 デコードで3.04倍、MP3 エンコードで3.09倍、JPEG 2000 エンコードで3.79倍の速度向上が得られた。IBM p5 550Q 上では、逐次処理に対して OSCAR コンパイラによる8プロセッサでの並列処理では、MPEG2 エンコードで5.19倍、MPEG2 デコードで5.12倍、MP3 エンコードで3.69倍、JPEG 2000 エンコードで4.32倍の速度向上が得られた。Multicore processors have attracted much attention to handle the increase of power consumption along with the increase of integration degree of semiconductor devices, the slowdown of improvement of processor clocks, and the increase of hardware/software developing period. Also, speeding up multimedia applications is required with the progress of the consumer electronics like mobile phones, digital TV and games. This paper describes parallelization methods of multimedia applications on the multicore processors. Especially in this paper, MPEG2 encoding and MPEG2 decoding are selected as examples of video sequence processing, MP3 encoding is selected as an example of audio processing, JPEG 2000 encoding is selected as an example of picture processing. OSCAR multigrain parallelizing compiler automatically parallelizes these media applications. This paper evaluates parallel processing performances of these multimedia applications on the OSCAR multicore processor, and the IBM p5 550Q Power5+ 8 processors SMP server. On the OSCAR multicore processor, the parallel execution with the proposed method of managing local memory and optimizing data transfer using 4 processors, gives us 3.81 times speedup for MPEG2 encoding, 3.04 times speedup for MPEG2 decoding, 3.09 times speedup for MP3 encoding, 3.79 times speedup for JPEG 2000 encoding against the sequential execution. On the IBM p5 550Q Power5+ 8 processors server, the parallel execution using 8 processors gives us 5.19 times speedup for MPEG2 encoding, 5.12 times speedup for MPEG2 decoding, 3.69 times speedup for MP3 encoding, 4.32 times speedup for JPEG 2000 encoding against the sequential execution.

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  • Automatic Parallelization for Multimedia Applications on Multicore Processors

    Takamichi Miyamoto, Saori Asaka, Nobuhito Kamakura, Hiromasa Yamauchi, Masayoshi Mase, Jun Shirako, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2007-ARC-171-13   2007 ( 4 ) 69 - 74  2007年01月  [査読有り]

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    半導体集積度向上に伴う消費電力の増大、プロセッサ動作クロック周波数向上の鈍化、ハードウェア・ソフトウェア開発期間の増大といった問題に対処すべく、一つのチップ上に複数のプロセッサコアを集積するマルチコアプロセッサが注目を集めている。また、携帯電話、デジタル TV、ゲーム等の情報家電上ではコーデック、グラフィックス等のマルチメディア処理の高速化が非常に重要となっている。本稿ではこのようなマルチメディアアプリケーションのマルチコアプロセッサ上での並列化について述べる。特に動画像処理の例として MPEG2 エンコード、MPEG2 デコード、音声処理の例として MP3 エンコード、静止画処理の例として JPEG2000 エンコ-ドの OSCAR マルチグレイン自動並列化コンパイラをもちいたマルチコア上での並列処理について述べる。各マルチメディア処理の並列処理を OSCAR マルチコアプロセッサ、IBM p5 550Q Power+ 2 コア集積マルチコアプロセッサベース SMP サーバ上で評価を行った。OSCAR マルチコアプロセッサ上では、逐次処理に対して、提案するローカルメモリ最適化、データ転送最適化を伴う並列化手法により4プロセッサでの並列処理では、MPEG2 エンコードで3.81倍、MPEG2 デコードで3.04倍、MP3 エンコードで3.09倍、JPEG 2000 エンコードで3.79倍の速度向上が得られた。IBM p5 550Q 上では、逐次処理に対して OSCAR コンパイラによる8プロセッサでの並列処理では、MPEG2 エンコードで5.19倍、MPEG2 デコードで5.12倍、MP3 エンコードで3.69倍、JPEG 2000 エンコードで4.32倍の速度向上が得られた。Multicore processors have attracted much attention to handle the increase of power consumption along with the increase of integration degree of semiconductor devices, the slowdown of improvement of processor clocks, and the increase of hardware/software developing period. Also, speeding up multimedia applications is required with the progress of the consumer electronics like mobile phones, digital TV and games. This paper describes parallelization methods of multimedia applications on the multicore processors. Especially in this paper, MPEG2 encoding and MPEG2 decoding are selected as examples of video sequence processing, MP3 encoding is selected as an example of audio processing, JPEG 2000 encoding is selected as an example of picture processing. OSCAR multigrain parallelizing compiler automatically parallelizes these media applications. This paper evaluates parallel processing performances of these multimedia applications on the OSCAR multicore processor, and the IBM p5 550Q Power5+ 8 processors SMP server. On the OSCAR multicore processor, the parallel execution with the proposed method of managing local memory and optimizing data transfer using 4 processors, gives us 3.81 times speedup for MPEG2 encoding, 3.04 times speedup for MPEG2 decoding, 3.09 times speedup for MP3 encoding, 3.79 times speedup for JPEG 2000 encoding against the sequential execution. On the IBM p5 550Q Power5+ 8 processors server, the parallel execution using 8 processors gives us 5.19 times speedup for MPEG2 encoding, 5.12 times speedup for MPEG2 decoding, 3.69 times speedup for MP3 encoding, 4.32 times speedup for JPEG 2000 encoding against the sequential execution.

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  • A 4320MIPS four-processor core SMP/AMP with individually managed clock frequency for low power consumption

    Yutaka Yoshida, Tatsuya Kamei, Kiyoshi Hayase, Shinichi Shibahara, Osamu Nishii, Toshihiro Hattori, Atsushi Hasegawa, Masashi Takada, Naohiko Irie, Kunio Uchiyama, Toshihiko Odaka, Kiwamu Takada, Keiji Kimura, Hironori Kasahara

    Digest of Technical Papers - IEEE International Solid-State Circuits Conference     95 - 590  2007年  [査読有り]

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    A 4320MIPS four-core SoC that supports both SMP and AMP for embedded applications is designed in 90nm CMOS. Each processor-core can be operated with a different frequency dynamically including clock stop, while keeping data cache coherency, to maintain maximum processing performance and to reduce average operating power. The 97.6mm2 die achieves a floating-point performance of 16.8GFLOPS. © 2007 IEEE.

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  • 独立に周波数制御可能な 4320MIPS、SMP/AMP対応 4プロセッサLSIの開発

    早瀬 清, 吉田 裕, 亀井達也, 芝原真一, 西井 修, 服部俊洋, 長谷川 淳, 高田雅士, 入江直彦, 内山邦男, 小高俊彦, 高田 究, 木村啓二, 笠原博徳

    情報処理学会研究会報告2007-ARC-173-06(第165回 計算機アーキテクチャ研究会)     95 - 590  2007年

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    26
    被引用数
    (Scopus)
  • A 4320MIPS four-processor core SMP/AMP with individually managed clock frequency for low power consumption

    Yutaka Yoshida, Tatsuya Kamei, Kiyoshi Hayase, Shinichi Shibahara, Osamu Nishii, Toshihiro Hattori, Atsushi Hasegawa, Masashi Takada, Naohiko Irie, Kunio Uchiyama, Toshihiko Odaka, Kiwamu Takada, Keiji Kimura, Hironori Kasahara

    Digest of Technical Papers - IEEE International Solid-State Circuits Conference     95 - 590  2007年  [査読有り]

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    A 4320MIPS four-core SoC that supports both SMP and AMP for embedded applications is designed in 90nm CMOS. Each processor-core can be operated with a different frequency dynamically including clock stop, while keeping data cache coherency, to maintain maximum processing performance and to reduce average operating power. The 97.6mm2 die achieves a floating-point performance of 16.8GFLOPS. © 2007 IEEE.

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    (Scopus)
  • Heterogeneous multiprocessor on a chip which enables 54x AAC-LC stereo encoding

    Masaki Ito, Takashi Todaka, Takanobu Tsunoda, Hiroshi Tanaka, Tomoyuki Kodama, Hiroaki Shikano, Masafumi Onouchi, Kunio Uchiyama, Toshihiko Odaka, Tatsuya Kamei, Ei Nagahama, Manabu Kusaoke, Yusuke Nitta, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    2007 Symposium on VLSI Circuits, Digest of Technical Papers     18 - 19  2007年  [査読有り]

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    A heterogeneous multiprocessor on a chip has been designed and implemented. It consists of 2 CPUs and 2 DRPs (Dynamic Reconfigurable Processors). The design of DRP was intended to achieve high-performance in a small area to be integrated on a SoC for embedded systems. Memory architecture of CPUs and DRPs were unified to improve programming and compiling efficiency. 54x AAC-LC stereo encoding has been enabled with 2 DRPs at 300MHz and 2 CPUs at 600MHz.

  • OSCARコンパイラにおける制約付きCプログラムの自動並列化

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 深津幸二, 宮本孝道, 白子準, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-170-01(デザインガイア2006)   2006 ( 127 ) 1 - 6  2006年11月

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    マルチプロセッサ、マルチコアアーキテクチャの普及に伴い、ハイパフォーマンスコンピューティング分野から組み込み分野に至る様々な分野で、その特性を引出し高実効性能・低消費電力を実現する自動並列化コンパイラの重要性が高まっている。本稿ではプログラム全域の並列性およびデータローカリティの有効利用が可能なマルチグレイン並列処理を実現する、OSCARコンパイラのC言語対応について述べる。OSCARコンパイラにおけるC言語対応を迅速に行うために制約付きC言語を定めた。MPEG2エンコード、MP3エンコード、AACエンコードの各メディアアプリケーション、組込み向けベンチマークMiBenchよりsusan(smoothing)、SPEC2000よりartについてC言語対応OSCARコンパイラによる自動並列化の初期性能評価を行い、8プロセッササーバであるIBM p5 550上でIBM XL Cコンパイラversion 8.0の逐次処理と比較してsusan(smoothing)で最大7.49倍、4プロセッサワークステーションであるSun Ultra80上でSun Studio 9 Cコンパイラの逐次処理と比較してsusan(smoothing)で最大3.75倍の速度向上が得られた。Along with the popularization of multiprocessors and multicore architectures, automatic parallelizing compiler, which can realize high effective performance and low power comsumption, becomes more and more important in various areas from high performance computing to embedded computing. OSCAR compiler realizes multigrain automatic parallelization, which can exploit parallelism and data locality from the whole of the program. This paper describes C language support in OSCAR compiler. For rapid support of C language, restricted C language is proposed. In the preliminary performance evaluation of automatic parallelization using following media applications as MPEG2 encode, MP3 encode, and AAC encode, Susan (smoothing) derived from MiBench, and Art from SPEC2000, OSCAR compiler achieved 7.49 times speed up in maximum for susan (smoothing) against sequential execution on IBM p5 550 server having 8 processors, and 3.75 times speed up in maximum for susan (smoothing) too against sequential execution on Sun Ultra80 workstation having 4 processors.

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  • SMPサーバ及び組込み用マルチコア上でのOSCARマルチグレイン自動並列化コンパイラの性能

    白子準, 田川友博, 三浦剛, 宮本孝道, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-170-02(デザインガイア2006)   2006 ( 127 ) 7 - 12  2006年11月

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    半導体集積度向上に伴うスケーラブルな性能向上、低消費電力、価格性能を達成するためにマルチコアプロセッサが大きな注目を集めている。このようなマルチコアプロセッサの性能を最大限に引き出し、ソフトウェア/ハードウェア開発期間を短縮するためには自動並列化コンパイラが重要な役目を果たす。本論文ではループ並列処理に加え、粗粒度タスク並列処理・近細粒度並列処理によりプログラム全域にわたる並列化を行うOSCARマルチグレイン自動並列化コンパイラを用いた、最新SMPサーバ及び組込み組込み用マルチコアプロセッサ上での性能評価について述べる。OSCARコンパイラではプログラム中の各部分に対する適切な処理プロセッサ数と並列処理手法の決定、複数のループや粗粒度タスク間にまたがる広域的なキャッシュメモリ最適化技術が実現されている。SPEC CFP95ベンチマーク全10本とCFP2000ベンチマーク4本を用いた性能評価において、OSCARコンパイラはIBM p5 550Q Power+8 プロセッササーバ上でIBM XL Fortran コンパイラ version 10.1の自動並列化性能に比べ平均2.74倍、IBM pSeries690 Power4 24 プロセッササーバ上でIBM XL Fortran コンパイラ version 8.1 の自動並列化性能に比べ平均4.82倍の性能向上が得られた。またNEC/ARM MPCore ARMv6 4 プロセッサ集積組込み用マルチコアにおいて、OpenMP API の一部機能をサポートすることでOSCARコンパイラによる自動並列化を実現した。組込み用途を考慮しデータセットを縮小したSPEC CFP95 を用いた評価において、逐次処理に比べtomcatv で4.08倍、swim で3.90倍、su2cor で2.21倍、hydro2d で3.53倍、mgrid で3.85倍、applu で3.62倍、turb3d で3.20倍の性能向上が得られた。Currently, multiprocessor systems, especially multicore processors, are attracting much attention for performance, low power consumption and short hardware/software development period. To take the full advantage of multiprocessor systems, parallelizing compilers serve important roles. This paper describes the execution performance of OSCAR multigrain parallelizing compiler using coarse grain task parallelization and near fine grain parallelization in addition to loop parallelization, on the latest SMP servers and a SMP embedded multicore. The OSCAR compiler has realized the automatic determination of parallelizing layer, which decides the suitable number of processors and parallelizing technique for each nested part of the program, and global cache memory optimization over loops and coarse grain tasks. In the performance evaluation using 10 SPEC CFP95 benchmark programs and 4 SPEC CFP2000, OSCAR compiler gave us 2.74 times speedup compared with IBM XL Fortran compiler 10.1 on IBM p5550Q Power5+ 8 processors server, 4.82 times speedup compared with IBM XL Fortran compiler 8.1 on IBM pSeries690 Power4 24 processors server. OSCAR compiler can be also applied for NEC/ARM MPCore ARMv6 4 processors low power embedded multicore, using subset of OpenMP libraries and g77 compiler. In the evaluation using SPEC CFP95 benchmarks with reduced data sets, OSCAR compiler achieved 4.08 times speedup for tomcatv, 3.90 times speedup for swim, 2.21 times speedup for su2cor, 3.53 times speedup for hydro2d, 3.85 times speedup for mgrid, 3.62 times speedup for applu and 3.20 times speedup for turb3d against the sequential execution.

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  • SMPサーバ及び組込み用マルチコア上でのOSCARマルチグレイン自動並列化コンパイラの性能

    白子準, 田川友博, 三浦剛, 宮本孝道, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-170-02(デザインガイア2006)   2006 ( 127 ) 7 - 12  2006年11月  [査読有り]

     概要を見る

    半導体集積度向上に伴うスケーラブルな性能向上、低消費電力、価格性能を達成するためにマルチコアプロセッサが大きな注目を集めている。このようなマルチコアプロセッサの性能を最大限に引き出し、ソフトウェア/ハードウェア開発期間を短縮するためには自動並列化コンパイラが重要な役目を果たす。本論文ではループ並列処理に加え、粗粒度タスク並列処理・近細粒度並列処理によりプログラム全域にわたる並列化を行うOSCARマルチグレイン自動並列化コンパイラを用いた、最新SMPサーバ及び組込み組込み用マルチコアプロセッサ上での性能評価について述べる。OSCARコンパイラではプログラム中の各部分に対する適切な処理プロセッサ数と並列処理手法の決定、複数のループや粗粒度タスク間にまたがる広域的なキャッシュメモリ最適化技術が実現されている。SPEC CFP95ベンチマーク全10本とCFP2000ベンチマーク4本を用いた性能評価において、OSCARコンパイラはIBM p5 550Q Power+8 プロセッササーバ上でIBM XL Fortran コンパイラ version 10.1の自動並列化性能に比べ平均2.74倍、IBM pSeries690 Power4 24 プロセッササーバ上でIBM XL Fortran コンパイラ version 8.1 の自動並列化性能に比べ平均4.82倍の性能向上が得られた。またNEC/ARM MPCore ARMv6 4 プロセッサ集積組込み用マルチコアにおいて、OpenMP API の一部機能をサポートすることでOSCARコンパイラによる自動並列化を実現した。組込み用途を考慮しデータセットを縮小したSPEC CFP95 を用いた評価において、逐次処理に比べtomcatv で4.08倍、swim で3.90倍、su2cor で2.21倍、hydro2d で3.53倍、mgrid で3.85倍、applu で3.62倍、turb3d で3.20倍の性能向上が得られた。Currently, multiprocessor systems, especially multicore processors, are attracting much attention for performance, low power consumption and short hardware/software development period. To take the full advantage of multiprocessor systems, parallelizing compilers serve important roles. This paper describes the execution performance of OSCAR multigrain parallelizing compiler using coarse grain task parallelization and near fine grain parallelization in addition to loop parallelization, on the latest SMP servers and a SMP embedded multicore. The OSCAR compiler has realized the automatic determination of parallelizing layer, which decides the suitable number of processors and parallelizing technique for each nested part of the program, and global cache memory optimization over loops and coarse grain tasks. In the performance evaluation using 10 SPEC CFP95 benchmark programs and 4 SPEC CFP2000, OSCAR compiler gave us 2.74 times speedup compared with IBM XL Fortran compiler 10.1 on IBM p5550Q Power5+ 8 processors server, 4.82 times speedup compared with IBM XL Fortran compiler 8.1 on IBM pSeries690 Power4 24 processors server. OSCAR compiler can be also applied for NEC/ARM MPCore ARMv6 4 processors low power embedded multicore, using subset of OpenMP libraries and g77 compiler. In the evaluation using SPEC CFP95 benchmarks with reduced data sets, OSCAR compiler achieved 4.08 times speedup for tomcatv, 3.90 times speedup for swim, 2.21 times speedup for su2cor, 3.53 times speedup for hydro2d, 3.85 times speedup for mgrid, 3.62 times speedup for applu and 3.20 times speedup for turb3d against the sequential execution.

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  • OSCARコンパイラにおける制約付きCプログラムの自動並列化

    間瀬正啓, 馬場大介, 長山晴美, 田野裕秋, 益浦健, 深津幸二, 宮本孝道, 白子準, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-170-01(デザインガイア2006)   2006 ( 127 ) 1 - 6  2006年11月  [査読有り]

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    マルチプロセッサ、マルチコアアーキテクチャの普及に伴い、ハイパフォーマンスコンピューティング分野から組み込み分野に至る様々な分野で、その特性を引出し高実効性能・低消費電力を実現する自動並列化コンパイラの重要性が高まっている。本稿ではプログラム全域の並列性およびデータローカリティの有効利用が可能なマルチグレイン並列処理を実現する、OSCARコンパイラのC言語対応について述べる。OSCARコンパイラにおけるC言語対応を迅速に行うために制約付きC言語を定めた。MPEG2エンコード、MP3エンコード、AACエンコードの各メディアアプリケーション、組込み向けベンチマークMiBenchよりsusan(smoothing)、SPEC2000よりartについてC言語対応OSCARコンパイラによる自動並列化の初期性能評価を行い、8プロセッササーバであるIBM p5 550上でIBM XL Cコンパイラversion 8.0の逐次処理と比較してsusan(smoothing)で最大7.49倍、4プロセッサワークステーションであるSun Ultra80上でSun Studio 9 Cコンパイラの逐次処理と比較してsusan(smoothing)で最大3.75倍の速度向上が得られた。Along with the popularization of multiprocessors and multicore architectures, automatic parallelizing compiler, which can realize high effective performance and low power comsumption, becomes more and more important in various areas from high performance computing to embedded computing. OSCAR compiler realizes multigrain automatic parallelization, which can exploit parallelism and data locality from the whole of the program. This paper describes C language support in OSCAR compiler. For rapid support of C language, restricted C language is proposed. In the preliminary performance evaluation of automatic parallelization using following media applications as MPEG2 encode, MP3 encode, and AAC encode, Susan (smoothing) derived from MiBench, and Art from SPEC2000, OSCAR compiler achieved 7.49 times speed up in maximum for susan (smoothing) against sequential execution on IBM p5 550 server having 8 processors, and 3.75 times speed up in maximum for susan (smoothing) too against sequential execution on Sun Ultra80 workstation having 4 processors.

    CiNii

  • Performance of OSCAR Multigrain Parallelizing Compiler on SMP Servers and Embedded Multicore

    Jun Shirako, Tomohiro Tagawa, Tsuyoshi Miura, Takamichi Miyamoto, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2006-ARC-170-02/ (DesignGaia2006)   2006 ( 127 ) 7 - 12  2006年11月  [査読有り]

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    半導体集積度向上に伴うスケーラブルな性能向上、低消費電力、価格性能を達成するためにマルチコアプロセッサが大きな注目を集めている。このようなマルチコアプロセッサの性能を最大限に引き出し、ソフトウェア/ハードウェア開発期間を短縮するためには自動並列化コンパイラが重要な役目を果たす。本論文ではループ並列処理に加え、粗粒度タスク並列処理・近細粒度並列処理によりプログラム全域にわたる並列化を行うOSCARマルチグレイン自動並列化コンパイラを用いた、最新SMPサーバ及び組込み組込み用マルチコアプロセッサ上での性能評価について述べる。OSCARコンパイラではプログラム中の各部分に対する適切な処理プロセッサ数と並列処理手法の決定、複数のループや粗粒度タスク間にまたがる広域的なキャッシュメモリ最適化技術が実現されている。SPEC CFP95ベンチマーク全10本とCFP2000ベンチマーク4本を用いた性能評価において、OSCARコンパイラはIBM p5 550Q Power+8 プロセッササーバ上でIBM XL Fortran コンパイラ version 10.1の自動並列化性能に比べ平均2.74倍、IBM pSeries690 Power4 24 プロセッササーバ上でIBM XL Fortran コンパイラ version 8.1 の自動並列化性能に比べ平均4.82倍の性能向上が得られた。またNEC/ARM MPCore ARMv6 4 プロセッサ集積組込み用マルチコアにおいて、OpenMP API の一部機能をサポートすることでOSCARコンパイラによる自動並列化を実現した。組込み用途を考慮しデータセットを縮小したSPEC CFP95 を用いた評価において、逐次処理に比べtomcatv で4.08倍、swim で3.90倍、su2cor で2.21倍、hydro2d で3.53倍、mgrid で3.85倍、applu で3.62倍、turb3d で3.20倍の性能向上が得られた。Currently, multiprocessor systems, especially multicore processors, are attracting much attention for performance, low power consumption and short hardware/software development period. To take the full advantage of multiprocessor systems, parallelizing compilers serve important roles. This paper describes the execution performance of OSCAR multigrain parallelizing compiler using coarse grain task parallelization and near fine grain parallelization in addition to loop parallelization, on the latest SMP servers and a SMP embedded multicore. The OSCAR compiler has realized the automatic determination of parallelizing layer, which decides the suitable number of processors and parallelizing technique for each nested part of the program, and global cache memory optimization over loops and coarse grain tasks. In the performance evaluation using 10 SPEC CFP95 benchmark programs and 4 SPEC CFP2000, OSCAR compiler gave us 2.74 times speedup compared with IBM XL Fortran compiler 10.1 on IBM p5550Q Power5+ 8 processors server, 4.82 times speedup compared with IBM XL Fortran compiler 8.1 on IBM pSeries690 Power4 24 processors server. OSCAR compiler can be also applied for NEC/ARM MPCore ARMv6 4 processors low power embedded multicore, using subset of OpenMP libraries and g77 compiler. In the evaluation using SPEC CFP95 benchmarks with reduced data sets, OSCAR compiler achieved 4.08 times speedup for tomcatv, 3.90 times speedup for swim, 2.21 times speedup for su2cor, 3.53 times speedup for hydro2d, 3.85 times speedup for mgrid, 3.62 times speedup for applu and 3.20 times speedup for turb3d against the sequential execution.

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  • Automatic Parallelization of Restricted C Progurams in OSCAR Compiler

    Masayoshi Mase, Daisuke Baba, Harumi Nagayama, Hiroaki Tano, Takeshi Masuura, Koji Fukatsu, Takamichi Miyamoto, Jun Shirako, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2006-ARC-170-01/ (DesignGaia2006)   2006 ( 127 ) 1 - 6  2006年11月  [査読有り]

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    マルチプロセッサ、マルチコアアーキテクチャの普及に伴い、ハイパフォーマンスコンピューティング分野から組み込み分野に至る様々な分野で、その特性を引出し高実効性能・低消費電力を実現する自動並列化コンパイラの重要性が高まっている。本稿ではプログラム全域の並列性およびデータローカリティの有効利用が可能なマルチグレイン並列処理を実現する、OSCARコンパイラのC言語対応について述べる。OSCARコンパイラにおけるC言語対応を迅速に行うために制約付きC言語を定めた。MPEG2エンコード、MP3エンコード、AACエンコードの各メディアアプリケーション、組込み向けベンチマークMiBenchよりsusan(smoothing)、SPEC2000よりartについてC言語対応OSCARコンパイラによる自動並列化の初期性能評価を行い、8プロセッササーバであるIBM p5 550上でIBM XL Cコンパイラversion 8.0の逐次処理と比較してsusan(smoothing)で最大7.49倍、4プロセッサワークステーションであるSun Ultra80上でSun Studio 9 Cコンパイラの逐次処理と比較してsusan(smoothing)で最大3.75倍の速度向上が得られた。Along with the popularization of multiprocessors and multicore architectures, automatic parallelizing compiler, which can realize high effective performance and low power comsumption, becomes more and more important in various areas from high performance computing to embedded computing. OSCAR compiler realizes multigrain automatic parallelization, which can exploit parallelism and data locality from the whole of the program. This paper describes C language support in OSCAR compiler. For rapid support of C language, restricted C language is proposed. In the preliminary performance evaluation of automatic parallelization using following media applications as MPEG2 encode, MP3 encode, and AAC encode, Susan (smoothing) derived from MiBench, and Art from SPEC2000, OSCAR compiler achieved 7.49 times speed up in maximum for susan (smoothing) against sequential execution on IBM p5 550 server having 8 processors, and 3.75 times speed up in maximum for susan (smoothing) too against sequential execution on Sun Ultra80 workstation having 4 processors.

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  • 最先端のコンピュータアーキテクチャ −経済産業省/NEDOリアルタイム情報家電用マルチコアプロジェクトを中心として−

    笠原 博徳

    東京電力EWE講演会2006    2006年10月  [査読有り]

  • 最先端マルチコアコンパイラとその並列化・低消費電力化性能

    笠原 博徳

    アーム株式会社 ARMセミナー2006    2006年10月  [査読有り]

  • Multi-core Parallelizing Compiler for Low Power High Performance Computing

    Hironori Kasahara

    University of Illinois at Urbana-Champaign, Hosted by Prof. David Padua    2006年10月  [査読有り]

  • Advanced Computer Architecture: METI/NEDO Multicore-processor Technology for Real-time Consumer Electronics Project

    Hironori Kasahara

    Tokyo Electric Power Company EWE Seminor 2006    2006年10月  [査読有り]

  • Advanced Multi-core Compiler and Its Parallelization and Power Reduction Performance

    Hironori Kasahara

    ARM Seminar 2006    2006年10月  [査読有り]

  • C Language Support in OSCAR Multigrain Parallelizing Compiler using CoSy

    Masayoshi Mase, Keiji Kimura, Hironori Kasahara

    ACE 2nd CoSy Community Gathering    2006年10月  [査読有り]

  • マルチコアプロセッサにおけるコンパイラ制御低消費電力化手法

    白子 準, 吉田 宗弘, 押山 直人, 和田 康孝, 中野 啓史, 鹿野 裕明, 木村 啓二, 笠原 博徳

    情報処理学会論文誌コンピューティングシステム   47 ( SIG12(ACS15) ) 147 - 158  2006年09月  [査読有り]

  • Software Challenges in Multi-Core Chip Era (Panel Discussion)

    Guang R. Gao, Kasahara Hironori, Vivek Sarkar, Skevos Evripidou, Murphy Brian

    Workshop on Software Challenges for Multicore Architectures(Tshinghua Univ. Beijing, China)    2006年09月  [査読有り]

  • OSCAR Multigrain Parallelizing Compiler for Multicore Architectures

    Hironori Kasahara

    Workshop on Software Challenges for Multicore Architectures(Tshinghua Univ. Beijing, China)    2006年09月  [査読有り]

  • 並列化コンパイラ協調型 チップマルチプロセッサ技術

    笠原博徳, 木村啓二, 白子準, 和田康孝, 中野啓史, 宮本孝道

    STARCシンポジウム2006    2006年09月  [査読有り]

  • Parallelizing Compiler Cooperative Chip Multiprocessor Technology

    Hironori Kasahara, Keiji Kimura, Jun Shirako, Yasutaka Wada, Hirofumi Nakano, Takamichi Miyamoto

    STARC Symposium 2006    2006年09月  [査読有り]

  • 証明数・反証数を用いた反復深化法における複数経路並行探索の並列化

    鷹野芙美代, 前川仁孝, 笠原博徳, 成田誠之助

    情報処理学会研究会報告2006-HPC-103-17(SWoPP高知2006)    2006年08月

  • OSCARマルチコア上でのローカルメモリ管理手法

    中野啓史, 仁藤拓実, 丸山貴紀, 中川正洋, 鈴木裕貴, 内藤陽介, 宮本孝道, 和田康孝, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-169-28(SWoPP高知2006)    2006年08月

  • 並列化コンパイラの最新動向

    笠原 博徳

    日本IBM 先駆的科学計算に関するフォーラム2006    2006年08月  [査読有り]

  • 証明数・反証数を用いた反復深化法における複数経路並行探索の並列化

    鷹野芙美代, 前川仁孝, 笠原博徳, 成田誠之助

    情報処理学会研究会報告2006-HPC-103-17(SWoPP高知2006)    2006年08月  [査読有り]

  • OSCARマルチコア上でのローカルメモリ管理手法

    中野啓史, 仁藤拓実, 丸山貴紀, 中川正洋, 鈴木裕貴, 内藤陽介, 宮本孝道, 和田康孝, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-169-28(SWoPP高知2006)    2006年08月  [査読有り]

  • Parallelization of Multi-Path Concurrent Search for Iterative Deepening using Proof and Disproof Numbers

    Fumiyo Takano, Yoshitaka Maekawa, Hironori Kasahara, Seinosuke Narita

    Technical Report of IPSJ, 2006-HPC-103-17/ (SWoPP2006)    2006年08月  [査読有り]

  • Local Memory Management on OSCAR Multicore

    Hirofumi Nakano, Takumi Nito, Takanori Maruyama, Masahiro Nakagawa, Yuki Suzuki, Yosuke Naito, Takamichi Miyamoto, Yasutaka Wada, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2006-ARC-169-28/ (SWoPP2006)    2006年08月  [査読有り]

  • 情報家電用マルチコアと並列化コンパイラ

    笠原 博徳

    JEITAマイクロプロセッサ専門委員会講演会「マルチコアアーキテクチャの研究開発動向及び将来展望」    2006年08月  [査読有り]

  • Multicores for Consumer Electronics and Parallelizing Compilers

    Hironori Kasahara

    JEITA SIG. on Microprocessor    2006年08月  [査読有り]

  • The Latest Trend of Parallelizing Compiler

    Hironori Kasahara

    IBM Japan Forum on Pioneering Scientific Computing    2006年08月  [査読有り]

  • イノベーション創出を目指した産官学連携と人材育成の試み(「イノベーションの創出に向けた 産学官連携の推進と人材の育成」パネリスト)

    笠原 博徳

    第5回産学官連携推進会議分科会    2006年06月  [査読有り]

  • Trial s of Collaboration among Business, Academia and Governmentand Human Resource Development for Creation of Innovations(Panel on the Promotion of Collaboration among Business, Academia and Government and Human Resource Development for Creation of Innovations)

    Hironori Kasahara

    5th Conference for the Promotion of Collaboration Among Business, Academia, and Government (Section Meeting)    2006年06月  [査読有り]

  • Compiler Controle Power Saving Scheme for Multicore Processors

    Jun Shirako, Munehiro Yoshida, Naoto Oshiyama, Yasutaka Wada, Hirofumi Nakano, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Symposium on Advanced Computing Systems and Infrastructures (SACSIS 2006)   47 ( SIG12(ACS15) ) 147 - 158  2006年05月  [査読有り]

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  • マルチCPUアーキテクチャと並列化コンパイラ技術の動向(コンスーマー機器への応用)

    笠原 博徳

    ソニー株式会社 技術講演会    2006年05月  [査読有り]

  • Latest Trends of Multi-CPU Architectures and Parallelizing Compilers: Application for Consumer Electronics

    Hironori Kasahara

    Sony Technology seminar    2006年05月  [査読有り]

  • マルチコアプロセッサにおけるコンパイラ制御低消費電力化手法

    白子 準, 吉田 宗広, 押山 直人, 和田 康孝, 中野 啓史, 鹿野 裕明, 木村 啓二, 笠原 博徳

    SACSIS2006 - 先進的計算基盤システムシンポジウム    2006年05月  [査読有り]

  • Performance Evaluation of Heterogeneous Chip Multi-Processor with MP3 Audio Encoder

    Hiroaki Shikano, Yuki Suzuki, Yasutaka Wada, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Proc. of IEEE Symposiumu on Low-Power and High Speed Chips (COOL Chips IX)     349 - 363  2006年04月  [査読有り]

    CiNii

  • マルチコアプロセッサ上での粗粒度タスク並列処理におけるデータ転送オーバラップ方式

    宮本孝道, 中川正洋, 浅野尚一郎, 内藤陽介, 仁藤拓実, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-167/HPC-105-10 (HOKKE2006)   2006 ( 20 ) 55 - 60  2006年02月

     概要を見る

    半導体集積度向上に伴う消費電力の増大,プロセッサ実質速度向上の鈍化,ハードウェア,ソフトウェア開発期間の増大といった問題を解決すべく,一つのチップ上に複数のプロセッサコアを集積するマルチコアプロセッサが次世代プロセッサアーキテクチャとして注目を集めている.このマルチコアプロセッサにおいても,プロセッサとメモリ動作速度のギャップに伴うメモリウォールは深刻な問題であり,プロセッサに近接したキャッシュやローカルメモリ等の高速メモリの有効利用が実効性能向上のために重要なポイントであり,それに伴い発生するデータ転送によるオーバヘッドを減少させなければならない.このような事項を考慮して筆者等は自動マルチグレイン並列化コンパイラとの協調動作により実効性能が高く価格性能比の良いコンピュータシステムの実現を目指すOSCARマルチコアプロセッサを提案している.このOSCARマルチコアプロセッサは,全てのプロセッサコアがアクセスできる集中共有メモリ(CSM) の他に,プロセッサコアのプライベートデータを格納するローカルデータメモリ(LDM)とプロセッサコア間の同期やデータ転送に使用する2ポートメモリ構成の分散共有メモリ(DSM) ,そしてデータ転送オーバヘッドの隠蔽を目指し,プロセッサコアと非同期に動作可能なデータ転送ユニット(DTU)を持つ.本稿ではOSCARコンパイラを用いた粗粒度タスク並列処理において,DTUを利用したデータ転送オーバラップを考慮したタスクスケジューリングアルゴリズムとデータ転送スケジューリング手法によるデータ転送オーバラップ手法について述べる.提案手法をOSCARコンパイラに組み込み,JPEG2000エンコーディングプログラムに適用して評価を行った結果,4PEではほとんど全てデータをローカルメモリに割り当てた1PEでの処理と比べ2.86倍の速度向上率が得られた.Along with the increase of integration degree of semiconductor devices, to overcome the increase of power consumption, the slowdown of improvement of processor effective performance, and the increase of period for hardware/software developing transistors integrated on to a chip, multicore processors, have attracted much attention as a next-generation microprocessor architecture. However, the memory wall caused by the gap between memory access speed and processor core speed is still a serious problem also on the multicore processors. Therefore, the effective use of fast memories like cache and local memory nearby processor is important for reducing large memory access overhead. Futhermore, hiding data transfer overhead among local or distributed shared memories of processors and centralized shared memory is important. On the memory architechture, the data transfer is specified. Considering these problems, the authors have proposed the OSCAR multicore processor architecture which cooperates with OSCAR multigrain parallelizing compiler and aims at developing a processor with high effective performance and good cost performance computer system. The OSCAR multicore processor has local data memory (LDM) for processor private data, distributed shared memory (DSM) having two ports for synchronization and data transfer among processor cores, centralized shared memory (CSM) to support dynamic task scheduling, and data transfer unit (DTU) which transfers data asynchronously and aims at overlapping data transfer overhead. This paper proposes and evaluates a static data transfer scheduling algorithm aiming at overlapping data transfer overhead. As the results, the proposed scheme controlled by OSCAR compiler gives us 2.86 times speedup using 4 processors for JPEG2000 encoding program against the ideal sequential execution assuming that the all data can be assigned to the local memory.

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  • マルチコアプロセッサ上での粗粒度タスク並列処理におけるデータ転送オーバラップ方式

    宮本孝道, 中川正洋, 浅野尚一郎, 内藤陽介, 仁藤拓実, 中野啓史, 木村啓二, 笠原博徳

    情報処理学会研究報告2006ARC-167-10(HOKKE2006)    2006年02月  [査読有り]

  • Data Transfer Overlap of Coarse Grain Task Parallel Processing on a Multicore Processor

    Takamichi Miyamoto, Masahiro Nakagawa, Shoichiro Asano, Yosuke Naito, Takumi Nito, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2006-ARC-167/HPC-105-10   2006 ( 20 ) 55 - 60  2006年02月  [査読有り]

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    半導体集積度向上に伴う消費電力の増大,プロセッサ実質速度向上の鈍化,ハードウェア,ソフトウェア開発期間の増大といった問題を解決すべく,一つのチップ上に複数のプロセッサコアを集積するマルチコアプロセッサが次世代プロセッサアーキテクチャとして注目を集めている.このマルチコアプロセッサにおいても,プロセッサとメモリ動作速度のギャップに伴うメモリウォールは深刻な問題であり,プロセッサに近接したキャッシュやローカルメモリ等の高速メモリの有効利用が実効性能向上のために重要なポイントであり,それに伴い発生するデータ転送によるオーバヘッドを減少させなければならない.このような事項を考慮して筆者等は自動マルチグレイン並列化コンパイラとの協調動作により実効性能が高く価格性能比の良いコンピュータシステムの実現を目指すOSCARマルチコアプロセッサを提案している.このOSCARマルチコアプロセッサは,全てのプロセッサコアがアクセスできる集中共有メモリ(CSM) の他に,プロセッサコアのプライベートデータを格納するローカルデータメモリ(LDM)とプロセッサコア間の同期やデータ転送に使用する2ポートメモリ構成の分散共有メモリ(DSM) ,そしてデータ転送オーバヘッドの隠蔽を目指し,プロセッサコアと非同期に動作可能なデータ転送ユニット(DTU)を持つ.本稿ではOSCARコンパイラを用いた粗粒度タスク並列処理において,DTUを利用したデータ転送オーバラップを考慮したタスクスケジューリングアルゴリズムとデータ転送スケジューリング手法によるデータ転送オーバラップ手法について述べる.提案手法をOSCARコンパイラに組み込み,JPEG2000エンコーディングプログラムに適用して評価を行った結果,4PEではほとんど全てデータをローカルメモリに割り当てた1PEでの処理と比べ2.86倍の速度向上率が得られた.Along with the increase of integration degree of semiconductor devices, to overcome the increase of power consumption, the slowdown of improvement of processor effective performance, and the increase of period for hardware/software developing transistors integrated on to a chip, multicore processors, have attracted much attention as a next-generation microprocessor architecture. However, the memory wall caused by the gap between memory access speed and processor core speed is still a serious problem also on the multicore processors. Therefore, the effective use of fast memories like cache and local memory nearby processor is important for reducing large memory access overhead. Futhermore, hiding data transfer overhead among local or distributed shared memories of processors and centralized shared memory is important. On the memory architechture, the data transfer is specified. Considering these problems, the authors have proposed the OSCAR multicore processor architecture which cooperates with OSCAR multigrain parallelizing compiler and aims at developing a processor with high effective performance and good cost performance computer system. The OSCAR multicore processor has local data memory (LDM) for processor private data, distributed shared memory (DSM) having two ports for synchronization and data transfer among processor cores, centralized shared memory (CSM) to support dynamic task scheduling, and data transfer unit (DTU) which transfers data asynchronously and aims at overlapping data transfer overhead. This paper proposes and evaluates a static data transfer scheduling algorithm aiming at overlapping data transfer overhead. As the results, the proposed scheme controlled by OSCAR compiler gives us 2.86 times speedup using 4 processors for JPEG2000 encoding program against the ideal sequential execution assuming that the all data can be assigned to the local memory.

    CiNii

  • ヘテロジニアスチップマルチプロセッサにおける粗粒度タスクスタティックスケジューリング手法

    和田康孝, 押山直人, 鈴木裕貴, 内藤陽介, 白子準, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-166-3 (SHINING2006)   2006 ( 8 ) 13 - 18  2006年01月

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    本論文では,汎用プロセッサに加え,DRP(Dynamically Recofigurable Processor)やDSP(Digital Signal Processor)などのアクセラレータを1チップ上に複数集積したヘテロジニアスチップマルチプロセッサ上で,アクセラレータの利用による高い実効性能と動作周波数・電圧の制御による低消費電力化を実現する,各コアの特性を考慮した租粒度タスクスタティックスケジューリング手法を提案する.本手法は,ループやサブルーチン,基本ブロック間の並列性を利用する粗粒度タスク並列処理において,チップ上の各コアの種類や実行可能なタスクおよびコストを考慮した処理時間最小を目指したスタティックスケジューリング手法であり,その性能をMP3エンコーダに適用し評価した.今回の評価では,汎用プロセッサ4コアとアクセラレータとしてDRP2コアを搭載したヘテロジニアスチップマルチプロセッサを対象とした評価を行った結果,本手法を適用せず汎用プロセッサ1コアのみを用いて逐次実行した場合に対して,最大8.8倍の速度向上が得られることが確認できた.This paper proposes a static scheduling scheme for coarse grain tasks on a heterogeneous chip multi processor which integrates not only general purpose processors but also accelerators like DRP or DSP. A heterogeneous chip multi processor allows us to get high performance by using the accelerators and to save energy by frequency/voltage control by the compiler. In this scheme, the compiler aim to minimize the execution time of an application in consideration of the characteristic in each core. Performance of the proposed scheme is evaluated on a heterogeneous chip multi processor which has 4 general purpose processors and 2 accelerators using MP3 encoder and gives us 8.8 times speedup against sequencial execution without the poroposed scheme.

    CiNii

  • MP3エンコーダを用いたヘテロジニアスチップマルチプロセッサの性能評価

    鹿野裕明, 鈴木裕貴, 和田康孝, 白子準, 木村啓二, 笠原博徳

    情報処理学会研究会報告2006-ARC-166-1 (SHINING2006)    2006年01月

  • 並列化コンパイラ協調型低消費電力・高実効性能マルチコアプロセッサの動向

    笠原 博徳

    情報処理学会研究会報告2006-ARC-166-6 (SHINING2006)    2006年01月

  • 並列化コンパイラ協調型低消費電力・高実効性能マルチコアプロセッサの動向

    笠原 博徳

    情報処理学会2006 ARC-166-6(SHINING2006)    2006年01月  [査読有り]

  • ヘテロジニアスチップマルチプロセッサにおける粗粒度タスクスタティックスケジューリング手法

    和田康孝, 押山直人, 鈴木裕貴, 内藤陽介, 白子準, 中野啓史, 鹿野裕明, 木村啓二, 笠原博徳

    情報処理学会2006 ARC-166-3(SHINING2006)   2006 ( 8 ) 13 - 18  2006年01月  [査読有り]

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    本論文では,汎用プロセッサに加え,DRP(Dynamically Recofigurable Processor)やDSP(Digital Signal Processor)などのアクセラレータを1チップ上に複数集積したヘテロジニアスチップマルチプロセッサ上で,アクセラレータの利用による高い実効性能と動作周波数・電圧の制御による低消費電力化を実現する,各コアの特性を考慮した租粒度タスクスタティックスケジューリング手法を提案する.本手法は,ループやサブルーチン,基本ブロック間の並列性を利用する粗粒度タスク並列処理において,チップ上の各コアの種類や実行可能なタスクおよびコストを考慮した処理時間最小を目指したスタティックスケジューリング手法であり,その性能をMP3エンコーダに適用し評価した.今回の評価では,汎用プロセッサ4コアとアクセラレータとしてDRP2コアを搭載したヘテロジニアスチップマルチプロセッサを対象とした評価を行った結果,本手法を適用せず汎用プロセッサ1コアのみを用いて逐次実行した場合に対して,最大8.8倍の速度向上が得られることが確認できた.This paper proposes a static scheduling scheme for coarse grain tasks on a heterogeneous chip multi processor which integrates not only general purpose processors but also accelerators like DRP or DSP. A heterogeneous chip multi processor allows us to get high performance by using the accelerators and to save energy by frequency/voltage control by the compiler. In this scheme, the compiler aim to minimize the execution time of an application in consideration of the characteristic in each core. Performance of the proposed scheme is evaluated on a heterogeneous chip multi processor which has 4 general purpose processors and 2 accelerators using MP3 encoder and gives us 8.8 times speedup against sequencial execution without the poroposed scheme.

    CiNii

  • MP3エンコーダを用いたヘテロジニアスチップマルチプロセッサの性能評価

    鹿野裕明, 鈴木裕貴, 和田康孝, 白子準, 木村啓二, 笠原博徳

    情報処理学会2006 ARC-166-1(SHINING2006)    2006年01月  [査読有り]

  • 2.マルチコアにおけるプログラミング( 「特集 マルチコアにおけるソフトウェア」)

    笠原博徳, 木村啓二

    情報処理   47 ( 1 ) 17 - 23  2006年01月  [査読有り]

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    Cellプロセッサは,汎用プロセッサコア1基とメディア処理用プロセッサコア8基を混載するヘテロマルチコアプロセッサである.その性能は,複数の高精細動画像を同時処理できる能力を十分に備えており,ソフトウェアによる複数ストリーム処理を可能にする.しかし,単にハードウェア処理をソフトウェア処理に置き替えただけでは,アプリケーションの開発コストが増大してしまうため,OSから開発ツールに至るまで,総合的なソフトウェア環境による開発サポートが必要不可欠である.

    CiNii

  • 1.マルチコア化するマイクロプロセッサ( 「特集 マルチコアにおけるソフトウェア」)

    笠原博徳, 木村啓二

    情報処理   47 ( 1 ) 10 - 16  2006年01月  [査読有り]

  • Parallelizing Compiler Cooperated Low Power High Effective Performance Multi-core Processors

    Hironori Kasahara

    Technical Report of IPSJ,2006-ARC-166-6(SHINING2006)    2006年01月  [査読有り]

  • A Static Scheduling Scheme for Coarse Grain Tasks on a Heterogeneous Chip Multi Processor

    Yasutaka Wada, Naoto Oshiyama, Yuki Suzuki, Yosuke Naito, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ,2006-ARC-166-3(SHINING2006)   2006 ( 8 ) 13 - 18  2006年01月  [査読有り]

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    本論文では,汎用プロセッサに加え,DRP(Dynamically Recofigurable Processor)やDSP(Digital Signal Processor)などのアクセラレータを1チップ上に複数集積したヘテロジニアスチップマルチプロセッサ上で,アクセラレータの利用による高い実効性能と動作周波数・電圧の制御による低消費電力化を実現する,各コアの特性を考慮した租粒度タスクスタティックスケジューリング手法を提案する.本手法は,ループやサブルーチン,基本ブロック間の並列性を利用する粗粒度タスク並列処理において,チップ上の各コアの種類や実行可能なタスクおよびコストを考慮した処理時間最小を目指したスタティックスケジューリング手法であり,その性能をMP3エンコーダに適用し評価した.今回の評価では,汎用プロセッサ4コアとアクセラレータとしてDRP2コアを搭載したヘテロジニアスチップマルチプロセッサを対象とした評価を行った結果,本手法を適用せず汎用プロセッサ1コアのみを用いて逐次実行した場合に対して,最大8.8倍の速度向上が得られることが確認できた.This paper proposes a static scheduling scheme for coarse grain tasks on a heterogeneous chip multi processor which integrates not only general purpose processors but also accelerators like DRP or DSP. A heterogeneous chip multi processor allows us to get high performance by using the accelerators and to save energy by frequency/voltage control by the compiler. In this scheme, the compiler aim to minimize the execution time of an application in consideration of the characteristic in each core. Performance of the proposed scheme is evaluated on a heterogeneous chip multi processor which has 4 general purpose processors and 2 accelerators using MP3 encoder and gives us 8.8 times speedup against sequencial execution without the poroposed scheme.

    CiNii

  • Preliminary Evaluation of Heterogeneous Chip Multi-Processor with MP3 Audio Encoder

    Hiroaki Shikano, Yuki Suzuki, Yasutaka Wada, Jun Shirako, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ,2006-ARC-166-1(SHINING2006)   2006 ( 8 ) 1 - 6  2006年01月  [査読有り]

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    汎用プロセッサや専用プロセッサ,アクセラレータなど,様々な種類のプロセッサエレメント(PE)を複数個同一チップ上に集積し,処理を並列で行うことで,動作周波数を向上させなくとも高い演算性能を得ることが可能なソフトウェア協調ヘテロジニアスマルチプロセッサ (HCMP) を提案する.本プロセッサは各PEにローカルメモリ,データ転送機構及び電力制御機構を持ち,コンパイラと協調することで,性能向上と低電力の両立を狙う.今回,MP3エンコーダを評価対象とし,その並列処理方式と電力制御方式を検討し,HCMP上での机上評価を実施した.その結果,汎用プロセッサコア3個,動的再構成プロセッサコア2個を搭載したHCMPは,汎用プロセッサ1個のシングルコアプロセッサと比較して16.3倍,汎用プロセッサ5個を搭載したホモジニアスマルチコアプロセッサと比較して4.0倍の速度向上となった.また,電力制御を実施することにより,24%の電力削減効果を期待できる結果となった.This paper proposes a heterogeneous chip multi-processor (HCMP) that possesses different types of processing elements (PEs) such as CPUs as general-purpose processors, as well as digital signal processors or dynamic reconfigurable processors (DRPs) as special-purpose processors. The HCMP realizes higher performance than conventional single-core processors or even homogeneous multi-processors in some specific applications such as media processing, with low operating frequency supplied, which results in lower power consumption. In this paper, the performance of the HCMP is analyzed by studying parallelizing scheme and power control scheme of an MP3 audio encoding program and by scheduling the program onto the HCMP using these two schemes. As a result, it is confirmed that an HCMP, consisting of three CPUs and two DRPs, outperforms a single-core processor with one CPU by a speed-up factor of 16.3, and a homogeneous multi-processor with 5 CPUs by a speed-up factor of 4.0. It is also confirmed that the power control on the HCMP results in 24 % power reduction.

    CiNii

  • Parallelizing Compilation Scheme for Reduction of Power Consumption of Chip Multiprocessors

    Jun Shirako, Naoto Oshiyama, Yasutaka Wada, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Proc. of 12th Workshop on Compilers for Parallel Computers (CPC 2006)     426 - 440  2006年01月  [査読有り]

  • 2.Programing for Multicore Systems

    Hironori Kasahara, Keiji Kimura

    IPSJ MAGAZINE   47 ( 1 ) 17 - 23  2006年01月  [査読有り]

  • 1.Multicores Emerge as Next Generation Microprocessors

    Hironori Kasahara, Keiji Kimura

    IPSJ MAGAZINE   47 ( 1 ) 10 - 16  2006年01月  [査読有り]

    CiNii

  • Compiler control power saving scheme for multi core processors

    Jun Shirako, Naoto Oshiyama, Yasutaka Wada, Hiroaki Shikano, Keiji Kimura, Hironori Kasahara

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   4339   362 - 376  2006年  [査読有り]

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    With the increase of transistors integrated onto a chip, multi core processor architectures have attracted much attention to achieve high effective performance, shorten development period and reduce the power consumption. To this end, the compiler for a multi core processor is expected not only to parallelize program effectively, but also to control the voltage and clock frequency of processors and storages carefully inside an application program. This paper proposes a compilation scheme for reduction of power consumption under the multigrain parallel processing environment that controls Voltage/Frequency and power supply of each processor core on a chip. In the evaluation, the OSCAR compiler with the proposed scheme achieves 60.7 percent energy savings for SPEC CFP95 applu without performance degradation on 4 processors, and 45.4 percent energy savings for SPEC CFP95 tomcatv with real-time deadline constraint on 4 processors, and 46.5 percent energy savings for SPEC CFP95 swim with the deadline constraint on 4 processors. © 2006 Springer-Verlag Berlin Heidelberg.

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    Scopus

    18
    被引用数
    (Scopus)
  • Data Localization on a Multicore Processor

    Hiforumi Nakano, Shoichiro Asano, Yosuke Naito, Takumi Nito, Tomohiro Tagawa, Takaumichi Miyamoto, Takeshi Kodaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2005-ARC-165-10     51 - 56  2005年12月  [査読有り]

  • マルチコアプロセッサ上でのデータローカライゼーション

    中野啓文, 浅野尚一郎, 内藤陽介, 仁藤拓実, 田川友博, 宮本孝道, 小高剛, 木村啓二, 笠原博徳

    情報処理学会研究会報告2005-ARC-165-10     51 - 56  2005年11月  [査読有り]

  • マルチコアプロセッサ上でのデータローカライゼーション

    中野啓文, 浅野尚一郎, 内藤陽介, 仁藤拓実, 田川友博, 宮本孝道, 小高剛, 木村啓二, 笠原博徳

    情報処理学会研究会報告2005-ARC-165-10   2005 ( 120 ) 51 - 56  2005年11月  [査読有り]

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    半導体集積度向上に伴う消費電力の増大,プロセッサ実質速度向上の鈍化,ハードウェア,ソフトウェア開発期間の増大といった問題を解決すべく,一つのチップ上に複数のプロセッサコアを集積するマルチコアプロセッサが次世代プロセッサアーキテクチャとして注目を集めている.このマルチコアプロセッサにおいても,プロセッサとメモリ動作速度のギャップに伴うメモリウォールは深刻な問題であり,プロセッサに近接したキャッシュやローカルメモリ等の高速メモリの有効利用が実効性能向上のために重要なポイントとなっている.このような事項を考慮して筆者等は自動マルチグレイン並列化コンパイラとの協調動作により実効性能が高く価格性能比の良いコンピュータシステムの実現を目指すOSCARマルチコアプロセッサを提案している.このOSCARマルチコアプロセッサは,全てのプロセッサコアがアクセスできる集中共有メモリ(CSM) の他に,プロセッサコアのプライベートデータを格納するローカルデータメモリ(LDM)とプロセッサコア間の同期やデータ転送に使用する2ポートメモリ構成の分散共有メモリ(DSM) ,そしてデータ転送オーバヘッドの隠蔽を目指し,プロセッサコアと非同期に動作可能なデータ転送ユニット(DTU)を持つ.本稿ではOSCARコンパイラを用いた粗粒度タスク並列処理におけるデータローカライゼーション手法とLDM管理手法について述べる.提案手法をMPEG2エンコーダに適用して評価を行った結果,逐次実行に比べ,8PEで約8.01倍の速度向上率が得られた.Along with the increase of integration degree of semiconductor devices, to overcome the increase of power consumption, the slowdown of improvement of processor effective performance, and the increase of period for hardware/software developing transistors integrated on to a chip, multicore processors, which integrate multiple processor cores on a single chip, have attracted much attention as a next-generation microprocessor architecture. However, the memory wall caused by the gap between memory access speed and processor core speed is still a serious problem also on the multicore processors. Therefore the effective use of fast memories like cache and local memory nearby a processor is important. Considering these problems, the authors have proposed the OSCAR multicore processor architecture which cooperates with OSCAR multigrain parallelizing compiler and aims at developing a processor with high effective performance and good cost performance computer system. The OSCAR multicore processor has local data memory (LDM) for processor private data, distributed shared memory (DSM) having two ports for synchronization and data transfer among processor cores, centralized shared memory (CSM) to support dynamic task scheduling, and data transfer unit (DTU) which transfers data asynchronously and aims at overlapping data transfer overhead. This paper describes data localization scheme that aimed at improving the effective use of LDM using coarse grain parallel processing and compiler-controlled LDM management scheme. As the results, the proposed scheme gives us 8.01 times speedup for MPEG2 encoding program against the sequential execution on 8 processors automatically.

    CiNii

  • ホモジニアスマルチコアにおけるコンパイラ制御低消費電力化手法

    白子 準, 押山 直人, 和田 康孝, 鹿野 裕明, 木村 啓二, 笠原博徳

    情報処理学会研究会報告2005-ARC-164-10(SwoPP2005)     55 - 60  2005年09月  [査読有り]

  • チップマルチプロセッサ上でのMPEG2エンコードの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会論文誌   46 ( 9 ) 2311 - 2325  2005年09月  [査読有り]

  • Parallel Processing of MPEG2 Encoding on a Chip Multiprocessor Architecture

    Takeshi Kodaka, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Trans. of IPSJ   46 ( 9 ) 2311 - 2325  2005年09月  [査読有り]

  • 並列化コンパイラ協調型チップマルチプロセッサ技術

    笠原 博徳, 木村 啓二, 中野 啓史, 白子 準, 宮本 孝道, 和田 康孝

    STARCシンポジウム2005    2005年09月  [査読有り]

  • ホモジニアスマルチコアにおけるコンパイラ制御低消費電力化手法

    白子 準, 押山 直人, 和田 康孝, 鹿野 裕明, 木村 啓二, 笠原博徳

    情報処理学会研究会報告2005-ARC-164-10(SwoPP2005)     55 - 60  2005年08月

  • 組み込みマルチコア用コンパイラ技術

    笠原 博徳

    アーム株式会社 ARMセミナー2005    2005年06月  [査読有り]

  • Compiler technology for built-in multi-core processor

    H. Kasahara

    ARM Seminar 2005, Tokyo    2005年06月  [査読有り]

  • 最先端の高性能コンピュータ

    笠原 博徳

    文部科学省 科学技術振興調整費 新興分野人材養成プログラム 「ナノ・IT・バイオ知財経営戦略スキルアッププログラム」 特別講座「先端技術と知的財産①ナノ・IT編」    2005年05月  [査読有り]

  • コンピュータ分野のロードマップ

    笠原 博徳

    NEDO 電子・情報技術ロードマップ成果報告会    2005年05月  [査読有り]

  • Road map of the computer area

    H. Kasahara

    NEDO Electronics and Information Technology Road map Accomplishment Report Symposium, Tokyo    2005年05月  [査読有り]

  • Advanced High-Performance Computer

    H. Kasahara

    Lecture on 'Advanced technology and intellectual property in Nano and IT', Program for cultivation of people in new fields of study 'Upskilling program for Nano, IT, Bio - Intellectual Property Management Strategy', Promotion Budget for Science and Techno    2005年05月  [査読有り]

  • Hierarchical parallelism control for multigrain parallel processing

    M Obata, J Shirako, H Kaminaga, K Ishizaka, H Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   2481   31 - 44  2005年  [査読有り]

     概要を見る

    To improve effective performance and usability of shared memory multiprocessor systems, a multi-grain compilation scheme, which hierarchically exploits coarse grain parallelism among loops, subroutines and basic blocks, conventional loop parallelism and near fine grain parallelism among statements inside a basic block, is important. In order to efficiently use hierarchical parallelism of each nest level, or layer, in multigrain parallel processing, it is required to determine how many processors or groups of processors should be assigned to each layer, according to the parallelism of the layer. This paper proposes an automatic hierarchical parallelism control scheme to assign suitable number of processors to each layer so that the parallelism of each hierarchy can be used efficiently. Performance of the proposed scheme is evaluated on IBM RS6000 SMP server with 8 processors using 8 programs of SPEC95FP.

  • Performance of OSCAR multigrain parallelizing compiler on SMP servers

    K Ishizaka, T Miyamoto, J Shirako, M Obata, K Kimura, H Kasahara

    LANGUAGES AND COMPILERS FOR HIGH PERFORMANCE COMPUTING   3602   319 - 331  2005年  [査読有り]

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    This paper describes performance of OSCAR multigrain parallelizing compiler on various SMP servers, such as IBM pSeries 690, Sun Fire V880, Sun Ultra 80, NEC TX7/i6010 and SGI Altix 3700. The OSCAR compiler hierarchically exploits the coarse grain task parallelism among loops, subroutines and basic blocks and the near fine grain parallelism among statements inside a basic block in addition to the loop parallelism. Also, it allows us global cache optimization over different loops, or coarse grain tasks, based on data localization technique with interarray padding to reduce memory access overhead. Current performance of OSCAR compiler is evaluated on the above SMP servers. For example, the OSCAR compiler generating OpenMP parallelized programs from ordinary sequential Fortran programs gives us 5.7 times speedup, in the average of seven programs, such as SPEC CFP95 tomcatv, swim, su2cor, hydro2d, mgrid, applu and turb3d, compared with IBM XL Fortran compiler 8.1 on IBM pSeries 690 24 processors SMP server. Also, it gives us 2.6 times speedup compare with Intel Fortran Itanium Compiler 7.1 on SGI Altix 3700 Itanium 2 16 processors server, 1.7 times speedup compared with NEC Fortran Itanium Compiler 3.4 on NEC TX7/i6010 Itanium 2 8 processors server, 2.5 times speedup compared with Sun Forte 7.0 on Sun Ultra 80 UltraSPARC II4 processors desktop work-station, and 2.1 times speedup compare with Sun Forte compiler 7.1 on Sun Fire V880 UltraSPARC III Cu 8 processors server.

  • Performance of OSCAR multigrain parallelizing compiler on SMP servers

    K Ishizaka, T Miyamoto, J Shirako, M Obata, K Kimura, H Kasahara

    LANGUAGES AND COMPILERS FOR HIGH PERFORMANCE COMPUTING   3602   319 - 331  2005年  [査読有り]

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    This paper describes performance of OSCAR multigrain parallelizing compiler on various SMP servers, such as IBM pSeries 690, Sun Fire V880, Sun Ultra 80, NEC TX7/i6010 and SGI Altix 3700. The OSCAR compiler hierarchically exploits the coarse grain task parallelism among loops, subroutines and basic blocks and the near fine grain parallelism among statements inside a basic block in addition to the loop parallelism. Also, it allows us global cache optimization over different loops, or coarse grain tasks, based on data localization technique with interarray padding to reduce memory access overhead. Current performance of OSCAR compiler is evaluated on the above SMP servers. For example, the OSCAR compiler generating OpenMP parallelized programs from ordinary sequential Fortran programs gives us 5.7 times speedup, in the average of seven programs, such as SPEC CFP95 tomcatv, swim, su2cor, hydro2d, mgrid, applu and turb3d, compared with IBM XL Fortran compiler 8.1 on IBM pSeries 690 24 processors SMP server. Also, it gives us 2.6 times speedup compare with Intel Fortran Itanium Compiler 7.1 on SGI Altix 3700 Itanium 2 16 processors server, 1.7 times speedup compared with NEC Fortran Itanium Compiler 3.4 on NEC TX7/i6010 Itanium 2 8 processors server, 2.5 times speedup compared with Sun Forte 7.0 on Sun Ultra 80 UltraSPARC II4 processors desktop work-station, and 2.1 times speedup compare with Sun Forte compiler 7.1 on Sun Fire V880 UltraSPARC III Cu 8 processors server.

  • 並列度を考慮した標準タスクグラフセットを用いた実行時間最小マルチプロセッサスケジューリングアルゴリズムの性能評価

    松澤能成, 坂井田真也, 飛田高雄, 笠原博徳

    情報処理学会研究報告ARC2005-161-9 (SHINING2005)    2005年01月

  • 共有メモリ型マルチプロセッササーバ上におけるOSCARマルチグレイン自動並列化コンパイラの性能評価

    白子準, 宮本孝道, 石坂一久, 小幡元樹, 木村啓二, 笠原博徳

    情報処理学会研究報告ARC2005-161-5 (SHINING2005)   2005 ( 7 ) 21 - 26  2005年01月

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    マルチプロセッサシステムの普及に伴い,実効性能,システム価格性能比,ソフトウェア生産性向上のため高性能な自動並列化コンパイラの重要性が高まっている.しかしながら並列処理技術において広く利用されているループ並列処理手法は既に成熟期に至り,今後の大幅な性能向上実現のためには従来とは異なる並列化手法の利用が必須である.本論文ではループ並列処理に加え,基本ブロック,ループ,サブルーチンといった粗粒度タスク間の並列性を利用する粗粒度タスク並列処理・基本ブロック内ステートメントレベルの並列性を用いる近細粒度並列処理によりプログラム全域にわたる並列化を行うOSCAR マルチグレイン自動並列化コンパイラの性能評価について述べる.OSCAR コンパイラではプログラムの形状や並列性に応じた適切な処理プロセッサ数や各並列処理粒度の決定,複数のループや粗粒度タスク間にまたがる広域的なキャッシュメモリ最適化技術が実現されている.SPEC95FP を用いた本性能評価においてOSCAR コンパイラは,IBM pSeries690Power4 24 プロセッササーバ上でIBM XL Fortran コンパイラ 8.1 の自動並列化性能に比べ平均4.78 倍,SGI Altix3700 Itanium2 16 プロセッササーバ上においてIntel Fortran Itanium Compiler 7.1 に比べ平均2.40 倍,Sun Fire V880 Ultra SPARC III Cu 8 プロセッササーバ上においてSun Forteコンパイラ 7.1 に比べ平均1.90 倍の性能向上が得られた.The needs for automatic parallelizing compilers are getting larger with widly use of multiprocessor systems.However, the loop parallelization techniques are almost matured and new generation of parallelization methods like multi-grain parallelization are required to achieve higher effective performance. This paper describes the performance of OSCAR multigrain parallelizing compiler that uses the coarse grain task parallelization and the near fine grain parallelization in addition to the loop parallelization. OSCAR compiler realizes the following two important techniques. The first is the automatic determination scheme of parallelizing layer, which decides the number of processors and parallelizing technique for each part of the program. The other is global cache memory optimization among loops and coarse grain tasks. In the evaluation using SPEC95FP benchmarks, OSCAR compiler gave us 4.78 times speedup compared with IBM XL Fortran compiler 8.1 on IBM pSeries690 Power4 24 processors server, 2.40 times speedup compared with Intel Fortran Itanium Compiler 7.1 on SGI Altix3700 Itanium2 16 processors server, 1.90 times speedup compared with Sun Forte compiler 7.1 on Sun Fire V880 Ultra SPARC III Cu 8 processors server.

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  • 配列間接アクセスを用いないコード生成法を用いた電子回路シミュレーション手法の性能評価

    黒田亮, 木村啓二, 笠原博徳

    情報処理学会研究報告ARC2005-161-1 (SHINING2005)    2005年01月

  • 並列度を考慮した標準タスクグラフセットを用いた実行時間最小マルチプロセッサスケジューリングアルゴリズムの性能評価

    松澤能成, 坂井田真也, 飛田高雄, 笠原博徳

    情報処理学会研究報告ARC2005-161-5 (SHINING2005)    2005年01月  [査読有り]

  • 共有メモリ型マルチプロセッササーバ上におけるOSCARマルチグレイン自動並列化コンパイラの性能評価

    白子準, 宮本孝道, 石坂一久, 小幡元樹, 木村啓二, 笠原博徳

    情報処理学会研究報告ARC2005-161-5 (SHINING2005)   2005 ( 7 ) 21 - 26  2005年01月  [査読有り]

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    マルチプロセッサシステムの普及に伴い,実効性能,システム価格性能比,ソフトウェア生産性向上のため高性能な自動並列化コンパイラの重要性が高まっている.しかしながら並列処理技術において広く利用されているループ並列処理手法は既に成熟期に至り,今後の大幅な性能向上実現のためには従来とは異なる並列化手法の利用が必須である.本論文ではループ並列処理に加え,基本ブロック,ループ,サブルーチンといった粗粒度タスク間の並列性を利用する粗粒度タスク並列処理・基本ブロック内ステートメントレベルの並列性を用いる近細粒度並列処理によりプログラム全域にわたる並列化を行うOSCAR マルチグレイン自動並列化コンパイラの性能評価について述べる.OSCAR コンパイラではプログラムの形状や並列性に応じた適切な処理プロセッサ数や各並列処理粒度の決定,複数のループや粗粒度タスク間にまたがる広域的なキャッシュメモリ最適化技術が実現されている.SPEC95FP を用いた本性能評価においてOSCAR コンパイラは,IBM pSeries690Power4 24 プロセッササーバ上でIBM XL Fortran コンパイラ 8.1 の自動並列化性能に比べ平均4.78 倍,SGI Altix3700 Itanium2 16 プロセッササーバ上においてIntel Fortran Itanium Compiler 7.1 に比べ平均2.40 倍,Sun Fire V880 Ultra SPARC III Cu 8 プロセッササーバ上においてSun Forteコンパイラ 7.1 に比べ平均1.90 倍の性能向上が得られた.The needs for automatic parallelizing compilers are getting larger with widly use of multiprocessor systems.However, the loop parallelization techniques are almost matured and new generation of parallelization methods like multi-grain parallelization are required to achieve higher effective performance. This paper describes the performance of OSCAR multigrain parallelizing compiler that uses the coarse grain task parallelization and the near fine grain parallelization in addition to the loop parallelization. OSCAR compiler realizes the following two important techniques. The first is the automatic determination scheme of parallelizing layer, which decides the number of processors and parallelizing technique for each part of the program. The other is global cache memory optimization among loops and coarse grain tasks. In the evaluation using SPEC95FP benchmarks, OSCAR compiler gave us 4.78 times speedup compared with IBM XL Fortran compiler 8.1 on IBM pSeries690 Power4 24 processors server, 2.40 times speedup compared with Intel Fortran Itanium Compiler 7.1 on SGI Altix3700 Itanium2 16 processors server, 1.90 times speedup compared with Sun Forte compiler 7.1 on Sun Fire V880 Ultra SPARC III Cu 8 processors server.

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  • 配列間接アクセスを用いないコード生成法を用いた電子回路シミュレーション手法の性能評価

    黒田亮, 木村啓二, 笠原博徳

    情報処理学会研究報告ARC2005-161-1 (SHINING2005)   2005 ( 7 ) 1 - 6  2005年01月  [査読有り]

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    本稿では、ランダムスパースマトリクス処理に伴う配列間接アクセスを除去したループフリーコード生成による電子回路シミュレーションの高速化手法をWS及びPC上で評価した結果について報告する。広く用いられている電子回路シミュレータSPICEでは直接法を用いたスパースマトリクス求解の高速化のために、コード生成法により非零要素のみの計算を列挙したループフリーコードを生成している。しかし、その際のスパースマトリクス処理のための配列間接アクセスが処理高速化を阻害する要因の一つになっている。そこで本論文では間接配列アクセスを用いないループフリーコードを生成する電子回路シミュレーション手法を間接法による求解が難しいBJTを含む回路に対して適用し、単一プロセッサのWS及びPC上で性能評価を行なった。その結果、過渡解析をSPICE3f5より2倍から110倍高速に行なえることが確認され、さらにこの高速化はメモリアクセスの大幅な削減によることが確認された。This paper evaluates performance of a fast sequential circuit simulation scheme using the loop free code without the array indirect accesses. This scheme allows us to get several tens of times higher processing performance than SPICE version 3f5 on a WS and a PC. The array indirect accesses for the sparse matrix solution in SPICE have been one of the factors that prevents from efficient processing. This paper describes the circuit simulation scheme using loop free code without any array indirect accesses and its performance evaluation shows the scheme gives us 2 to 110 times better performance than SPICE3f5 on a WS and a PC. The performance by reducing the memory accesses overhead significantly.

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  • Performance Evaluation of Electronic Circuit Simulation Using Code Generation Method without Array Indirect Access

    Akira Kuroda, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, ARC2005-161-1 (SHINING2005)    2005年01月  [査読有り]

  • Performance Evaluation of Minimum Execution Time Multiprocessor Scheduling Algorithms using Standard Task Graph Set Which Takes into Account Parallelism of Task Graphs

    Takanari Matsuzawa, Shinya Sakaida, Takao Tobita, Hironori Kasahara

    Technical Report of IPSJ, ARC2004-161-9   2005 ( 7 ) 45 - 50  2005年01月  [査読有り]

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    本論文では,実行時間最小化ノンプリエンプティブマルチプロセッサスケジューリングの公平な性能評価を可能とするために開発中のベンチマークタスクグラフを用いたヒューリスティックアルゴリズム,実用的逐次型最適化アルゴリズム及び並列最適化アルゴリズムの性能評価について述べる.本論文で用いる標準タスクグラフセット (STG) では,タスクグラフの並列度 とスケジューリング対象プロセッサ台数の関係が,最適解求解率へ影響を与えることに注目し,タスク数規模は 50 100 300 500 700 1000 ,タスクグラフの並列度 para を,1.5 ≦ para < 20.5 の範囲で,3078 例のタスクグラフを生成した.この STG を用いて,2~16 台のプロセッサに割り当てる際のヒューリスティックスアルゴリズム FIFO (First In First Out) RTRS (Ready Task Random Selection) CP (Critical Path) CP/MISF (CP / Most Immediate Successor First) 実用的逐次型最適化スケジューリングアルゴリズムDF/IHS (Depth First / Implicit Heuristic Search) 及び,その並列化アルゴリズム PDF/IHS (Parallelized DF/IHS) の性能評価を行った.この結果,全 12312 例において,FIFO で 15.14 % RTRS で 14.63 % CP で 65.80 % CP/MISF で 65.85 % DF/IHS で 87.79 % PDF/IHS で 91.62 % の最適解求解率が得られた.また,探索時間上限値を 6 時間とした場合,Sun 4PE WS Ultra80 上で,PDF/IHS は DF/IHS に比べタスク割り当て対象プロセッサ台数 2 の時平均 554.6 倍,4 の時平均 461.8 倍と非常に高い加速率を得ることができた.さらに,para とプロセッサ台数が近い時,各アルゴリズムにおいて求解率が急激に低下し,プロセッサ台数 4 の時においては,CP などのヒューリスティックアルゴリズムでは``para > プロセッサ台数''の時においても求解率が低下し,最適解求解率が約 60 % であるが,DF/IHS では 約 90 %,PDF/IHS では約 100 % という高い求解率が得られることが確認された.This paper evaluates performance of heuristic and optimization algorithms using benchmark task graphs named Standard TaskGraph Set (STG) for the minimum execution time nonpreemptive multiprocessor scheduling problem. In the standard task graph set used in this paper, in addition to the relationship between parallelism of task graphs and ``the number of processors'' which is the number of processors used in the scheduling problem, the scale of task graphs like 50, 100, 300, 500, 700, 1000 tasks, and parallelism ``para'' of 1.5 ≦ para<20.5 affects optimal solution rate. This paper evaluates perfomance of heuristic algorithms, practical sequential optimization algorithm DF/IHS (Depth First / Implicit Heuristic Search) and practical parallel optimization algorithm (Parallelized DF/IHS) using this STG also for 2 to 16 processors. The evaluation shows for the total 12312 tested problems, FIFO gives us optimal solutions for 15.14 % of the problems, RTRS for 14.63 %, CP for 65.80 %, CP/MISF for 65.85 %, DF/IHS for 87.79 % and PDF/IHS for 91.62 %. Also, it was confirmed that the parallel algorithm PDF/IHS gave us 554.6 times speed up against the sequential algorithm DF/IHS for 2 processors scheduling problems and 461.8 times for 4 processors scheduling problems. When para is close to the number of processors, each algorithm gives us low optimal solution rate, in addition to that, when the number of processors is 4 and ``para > the number of processors'', heuristic algorithms like CP gives us low optimal solution rate (60 %) and however, DF/IHS and PDF/IHS give us high optimal solution rate such as 90 % and 100 % respectively.

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  • Performance of OSCAR Multigrain Parallelizing Compiler on Shared Memory Multiprocessor Serers

    Jun Shirako, Takamichi Miyamoto, Kazuhisa Ishizaka, Motoki Obata, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, ARC2004-161-5   2005 ( 7 ) 21 - 26  2005年01月  [査読有り]

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    マルチプロセッサシステムの普及に伴い,実効性能,システム価格性能比,ソフトウェア生産性向上のため高性能な自動並列化コンパイラの重要性が高まっている.しかしながら並列処理技術において広く利用されているループ並列処理手法は既に成熟期に至り,今後の大幅な性能向上実現のためには従来とは異なる並列化手法の利用が必須である.本論文ではループ並列処理に加え,基本ブロック,ループ,サブルーチンといった粗粒度タスク間の並列性を利用する粗粒度タスク並列処理・基本ブロック内ステートメントレベルの並列性を用いる近細粒度並列処理によりプログラム全域にわたる並列化を行うOSCAR マルチグレイン自動並列化コンパイラの性能評価について述べる.OSCAR コンパイラではプログラムの形状や並列性に応じた適切な処理プロセッサ数や各並列処理粒度の決定,複数のループや粗粒度タスク間にまたがる広域的なキャッシュメモリ最適化技術が実現されている.SPEC95FP を用いた本性能評価においてOSCAR コンパイラは,IBM pSeries690Power4 24 プロセッササーバ上でIBM XL Fortran コンパイラ 8.1 の自動並列化性能に比べ平均4.78 倍,SGI Altix3700 Itanium2 16 プロセッササーバ上においてIntel Fortran Itanium Compiler 7.1 に比べ平均2.40 倍,Sun Fire V880 Ultra SPARC III Cu 8 プロセッササーバ上においてSun Forteコンパイラ 7.1 に比べ平均1.90 倍の性能向上が得られた.The needs for automatic parallelizing compilers are getting larger with widly use of multiprocessor systems.However, the loop parallelization techniques are almost matured and new generation of parallelization methods like multi-grain parallelization are required to achieve higher effective performance. This paper describes the performance of OSCAR multigrain parallelizing compiler that uses the coarse grain task parallelization and the near fine grain parallelization in addition to the loop parallelization. OSCAR compiler realizes the following two important techniques. The first is the automatic determination scheme of parallelizing layer, which decides the number of processors and parallelizing technique for each part of the program. The other is global cache memory optimization among loops and coarse grain tasks. In the evaluation using SPEC95FP benchmarks, OSCAR compiler gave us 4.78 times speedup compared with IBM XL Fortran compiler 8.1 on IBM pSeries690 Power4 24 processors server, 2.40 times speedup compared with Intel Fortran Itanium Compiler 7.1 on SGI Altix3700 Itanium2 16 processors server, 1.90 times speedup compared with Sun Forte compiler 7.1 on Sun Fire V880 Ultra SPARC III Cu 8 processors server.

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  • Multigrain parallel processing on compiler cooperative chip multiprocessor

    K Kimura, Y Wada, H Nakano, T Kodaka, J Shirako, K Ishizaka, H Kasahara

    9TH ANNUAL WORKSHOP ON INTERACTION BETWEEN COMPILERS AND COMPUTER ARCHITECTURES, PROCEEDINGS     11 - 20  2005年  [査読有り]

     概要を見る

    This paper describes multigrain parallel processing on a compiler cooperative chip multiprocessor The multigrain parallel processing hierarchically exploits multiple grains of parallelism such as coarse grain task parallelism, loop iteration level parallelism and statement level near-fine grain parallelism. The chip multiprocessor has been designed to attain high effective peformance, cost effectiveness and high software productivity by supporting the optimizations of the multigrain parallelizing compiler, which is developed by Japanese Millennium Project IT21 "Advance Parallelizing Compiler". To achieve full potential of multigrain parallel processing, the chip multiprocessor integrates simple single-issue processors having distributed shared data memory for both optimal use of data locality and scalar data transfer local data memory for processor private data, in addition to centralized shared memory for shared data among processors. This paper focuses on the scalability of the chip multiprocessor having up to eight processors on a chip by exploiting of the multigrain parallelism from SPECfp95 programs. When microSPARC like the simple processor core is used under assumption of 90 nm technology and 2.8 GHz, the evaluation results show the speedups for eight processors and four processors reach 7.1 and 3.9, respectively. Similarly, when 400 MHz is assumed for embedded usage, the speedups reach 7.8 and 4.0, respectively.

  • Multigrain parallel processing on compiler cooperative chip multiprocessor

    K Kimura, Y Wada, H Nakano, T Kodaka, J Shirako, K Ishizaka, H Kasahara

    9TH ANNUAL WORKSHOP ON INTERACTION BETWEEN COMPILERS AND COMPUTER ARCHITECTURES, PROCEEDINGS     11 - 20  2005年  [査読有り]

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    This paper describes multigrain parallel processing on a compiler cooperative chip multiprocessor The multigrain parallel processing hierarchically exploits multiple grains of parallelism such as coarse grain task parallelism, loop iteration level parallelism and statement level near-fine grain parallelism. The chip multiprocessor has been designed to attain high effective peformance, cost effectiveness and high software productivity by supporting the optimizations of the multigrain parallelizing compiler, which is developed by Japanese Millennium Project IT21 "Advance Parallelizing Compiler". To achieve full potential of multigrain parallel processing, the chip multiprocessor integrates simple single-issue processors having distributed shared data memory for both optimal use of data locality and scalar data transfer local data memory for processor private data, in addition to centralized shared memory for shared data among processors. This paper focuses on the scalability of the chip multiprocessor having up to eight processors on a chip by exploiting of the multigrain parallelism from SPECfp95 programs. When microSPARC like the simple processor core is used under assumption of 90 nm technology and 2.8 GHz, the evaluation results show the speedups for eight processors and four processors reach 7.1 and 3.9, respectively. Similarly, when 400 MHz is assumed for embedded usage, the speedups reach 7.8 and 4.0, respectively.

  • OSCARチップマルチプロセッサ上でのMPEG2エンコードの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-160-07     119 - 127  2004年12月

    担当区分:最終著者

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  • OSCARチップマルチプロセッサ上でのMPEG2エンコードの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-160-07   2004 ( 123 ) 53 - 58  2004年12月  [査読有り]

     概要を見る

    本論文では,マルチメディアアプリケーションとしてディジタルTVやDVDなどのメディアで広く利用されているMPEG2エンコードに対する,チップマルチプロセッサ上でのメモリ利用最適化およびデータ転送最適化手法を伴う粗粒度タスク並列処理手法の提案を行なうと共に,OSCARチップマルチプロセッサ上での性能評価を行なう.性能評価の結果,データローカリティの利用およびデータ転送オーバーヘッド隠蔽手法を含む提案する粗粒度タスク並列処理を適用したMPEG2エンコードは,逐次実行に対し,1プロセッサ利用時1.24倍,2プロセッサ利用時2.46倍,4プロセッサ利用時4.57倍,8プロセッサ利用時7.97倍,16プロセッサ利用時11.93倍の速度向上率が得られることが確認できた.This paper proposes a coarse grain task parallel processing scheme for MPEG2 encoding using data localization which optimizes execution efficiency assigning coarse grain tasks accessing the same array data on the same processor consecutively on a chip multiprocessor and data transfer overlapping technique which minimize the data transfer overhead by overlapping task execution and data transfer. Performance of the proposed scheme is evaluated. As the evaluation result on an OSCAR chip multiprocessor architecture, the proposed scheme gave us 1.24 times speedup for 1 processor, 2.47 times speedup for 2 processors, 4.57 times speedup for 4 processors, 7.97 times speedup for 8 processors and 11.93 times speedup for 16 processors respectively against the sequential execution on a single processor without the proposed scheme.

    CiNii

  • HPC用自動並列化コンパイラの動向と将来課題

    笠原 博徳

    第19回NEC・HPC研究会    2004年11月  [査読有り]

  • Current and Future of Automatic Parallelizing Compilers

    H. Kasahara

    The 19th NEC HPC Forum    2004年11月  [査読有り]

  • Performance of OSCAR Multigrain Parallelizing Compiler on SMP Servers

    Kazuhisa Ishizaka, Takamichi Miyamoto, Jun Shirako, Motoki Obata, Keiji Kimura, Hironori Kasahara

    Proc. of 17th International Workshop on Languages and Compilers for Parallel Computing(LCPC2004)    2004年09月  [査読有り]

    CiNii

  • 世界一のコンパイラを作る--アドバンスト並列化コンパイラプロジェクト--

    笠原 博徳

    IBMライフサイエンス天城セミナー    2004年09月  [査読有り]

  • Developing World Fastest Compiler: Advanced Parallelizing Compiler Project

    H. Kasahara

    IBM Life Science Amagi Seminar    2004年09月  [査読有り]

  • OSCARチップマルチプロセッサ上でのデータ転送ユニットを用いたデータローカライゼーション

    中野 啓史, 内藤 陽介, 鈴木 貴久, 小高 剛, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-159-20    2004年07月

  • OSCARチップマルチプロセッサ上でのマルチグレイン並列性評価

    和田 康孝, 白子 準, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-159-11    2004年07月

  • OSCARチップマルチプロセッサ上でのデータ転送ユニットを用いたデータローカライゼーション

    中野 啓史, 内藤 陽介, 鈴木 貴久, 小高 剛, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-159-20    2004年07月  [査読有り]

  • OSCARチップマルチプロセッサ上でのマルチグレイン並列性評価

    和田 康孝, 白子 準, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-159-11    2004年07月  [査読有り]

  • Data Localization using Data Transfer Unit on OSCAR Chip Multiprocessor

    Hirofumi Nakano, Yosuke Naito, Takahisa Suzuki, Takeshi Kodaka, Kazuhisa Ishizaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2004-ARC-159-20    2004年07月  [査読有り]

  • Evaluation of Multigrain Parallelism on OSCAR Chip Multi Processor

    Yasutaka Wada, Jun Shirako, Kazuhisa Ishizaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2004-ARC-159-11    2004年07月  [査読有り]

  • 150回研究会記念特別企画(2)パネル討論:アーキテクチャ研究の将来 “産官学連携による高付加価値チップマルチプロセッサの開発”

    笠原 博徳

    第150回 計算機アーキテクチャ研究会   2004 ( 48 ) 45 - 57  2004年05月  [査読有り]

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    かつて日本のコンピュータアーキテクチャ研究には夢と未来があり,華やかで,活気に満ちていた.メインフレームの全盛期,計算機は,それ一つで,数億から数千万円かかる巨大システムであり,日本の産業界において重要な地位を占めていた.日本企業は,命令レベルではIBMコンパチであっても独自の技術で計算機を開発しており,ポストIBMアーキテクチャに向かって大学共々やる気は十分であり,このための資金も備えていた.80年代から90年代にかけて,第五世代計算機プロジェクト,超並列計算機プロジェクトなど歴代主査がリードした大型プロジェクトを通じて産官学は一体となって新しいアーキテクチャ研究に取り組んで来た.(1)高性能な汎用アーキテクチャはIntelに完全制覇され,日本企業は例外を除いて「計算機用」のCPUを作らなくなった.結果として,プロセッサアーキテクチャの研究は産業界のとのリンクを失った.このため,優れた研究があっても実世界にインパクトを与えることがほとんどできなくなった。 (2)マルチメディア用,組み込み用CPU,SoCアーキテクチャは日本の半導体業界の中でも大きな位置を占めており,実際に日本企業は大量にCPUを作っている.しかし,SoCにとって,組み込みCPU自体のコストおよび重要性は低く,狭い意味での「計算機アーキテクチャ」の重要性はさほど大きくない.チップ全体のアーキテクチャは実際にチップを作成するLSI設計者の研究対象領域となっている. (3)グリッドやPCクラスタの研究開発は盛んで,ユビキタスコンピューティングなど夢がある研究領域も開けている.しかし,計算機アーキテクチャ研究者の役割はさほど大きくない.情報系の大型プロジェクトには計算機アーキテクチャ分野が含まれなくなりつつある. コンピュータアーキテクチャ研究が往年の輝きを取り戻し,若手研究者に夢を与えるために,どのように研究を展開していけば良いか,その戦略を議論する.Compared with 80's and 90's when the 5th generation computer project and massively parallel architecture project were carried out,recent researches on computer architectures in Japan tend to be inactive because of various problems.This memorial panel tries to explore the strategies of future architecture researches in Japan.Seven successive chiefs of IPSJ SIG ARC join as panelists

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  • マルチグレイン並列性向上のための選択的インライン展開手法

    白子 準, 長澤 耕平, 石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会論文誌   45 ( 4 ) 1354 - 1356  2004年05月  [査読有り]

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    マルチプロセッサシステムの利用範囲拡大とともに実質実行性能(実効性能)・ソフトウェア生産性・価格性能比の向上のため,自動並列化コンパイラの必要性が高まっている.特にコンパイラによる実効性能を高めるため,基本ブロック,ループ,サブルーチン間の粗粒度並列処理・ループイタレーション間の中粒度並列処理・基本ブロック内ステートメント間の近細粒度並列処理を階層的に組み合わせ,プログラム全域の並列性を利用するマルチグレイン並列処理が重要となっている.マルチグレイン並列処理において階層的に並列性を抽出し,効率良い並列実行を実現するためには,各階層(ネストレベル)の並列性に応じ,適切なプロセッサ数を配分する必要がある.またこの際,階層の異なる,すなわちネストされたサブルーチンをインライン展開により同一階層になるようリストラクチャリングすることで,粗粒度並列性を高めることが可能となるため,これも考慮し適切なプロセッサ配分を行う必要がある.本稿ではプログラム中の各階層の並列度を用いマルチグレイン並列性を高めるためにインライン展開すべきサブルーチンを選択する手法と,それを考慮したプロセッサ配分法を提案する.本手法の性能をIBM RS6000 PowerPC 604e High Node 8 プロセッサミッドレンジSMPサーバ上,および1.1 GHz のPower4 を搭載した16 way ハイエンドSMP サーバIBM pSeries690regattaH 上で,SPEC95FP ベンチマークのうち,並列性の高いサブルーチンが異なる階層(ネストレベル)に分散しているプログラムである103.su2cor ,107.mgrid ,125.turb3d を用いて評価を行った.逐次処理に対してRS6000 上で2.84 ?6.04 倍,regattaH 上で3.54 ?11.19 倍,またインライン展開を併用しない従来のプロセッサ配分手法に対してRS6000 上で1.12 ?1.79 倍,regattaH上で1.03 ?1.47 倍の高速化が可能になることが確かめられた.With the increase of applications of multiprocessor systems,needs of automatic parallelizing compilers are increasing to improve effective performance, cost performance,and software productivity. Especially,for higher effective performance by compiler, a multi-grain parallel processing which exploits coarse grain parallelism among loops, subroutines and basic blocks, medium grain parallelism among loop-iterations and near fine grain parallelism among statements inside a basic block,is getting important. In multi-grain parallel processing, it is required to assign the appropriate number of processors to each nested layer, considering the parallelism of each layer. At that time,inline expansion of subroutines having large parallelism in a lower layer can increase coarse grain parallelism significantly. Therefore,considering this program restructuring,a compiler must assign processors to each layer. To this end,this paper proposes a selective inline expansion scheme for improvement of multi grain parallelism. Effectiveness of the proposed scheme is evaluated on IBM RS6000, midrange SMP server with 8 processors and IBM pSeries690 regattaH,highend SMP server with 16 processors, using 103.su2cor,107. mgrid, 125.turb3d of SPEC95FP. The multi grain parallel processing using the proposed scheme gave us 2.84 to 6.04 times speedup on RS6000, 3.54 to 11.19 times speedup on regattaH against sequential processing, 1.12 to 1.79 times speedup on RS6000, 1.03 to 1.47 times speedup on regattaH against conventional multi-grain parallelization.

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  • Selective Inline Expansion for Improvement of Multi Grain Parallelism

    Jun shirako, Kouhei Nagasawa, Kazuhisa Ishizaka, Motoki Obata, Hironori Kasahara

    Trans. of IPSJ   45 ( 5 ) 1354 - 1356  2004年05月  [査読有り]

  • 150th ARC memorial special technical meeting(2), Panel: Future of Computer Architecture Research 'Development of high-value added Chip Multiprocessors by industry-government-academia collaboration'

    H. Kasahara

    150th IPSJ Special Interest Group on Computer Architecture    2004年05月  [査読有り]

  • 配列間パディングを用いた粗粒度タスク間キャッシュ最適化

    石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会論文誌   45 ( 4 ) 1063 - 1076  2004年04月  [査読有り]

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    マルチプロセッサシステムの普及にともない自動並列化コンパイラの重要性が高まっている.従来自動並列化コンパイラの研究では,ループ並列処理を中心とした研究が行われてきたが,システムの実効性能を向上させるためには,ループ並列処理に加えループやサブルーチン間の並列性を利用する粗粒度タスク並列処理,ステートメント間の並列性を利用する近細粒度並列処理を階層的に利用するマルチグレイン並列処理が注目されている.また,プロセッサとメモリの速度差の増大によりメモリアクセスレイテンシが性能向上のボトルネックになっている.したがって,データローカリティ最適化によるキャッシュメモリの有効利用も性能向上の重要なファクタとなる.本論文では粗粒度タスク並列処理の性能の向上を目指した粗粒度タスク間キャッシュ最適化手法について述べる.本手法では,データローカライゼーション手法を用い,データおよびタスクをキャッシュサイズにフィットするように分割し,同一データにアクセスするタスクを連続的に実行できるようにプログラムの実行順序を変えたうえで,配列間パディングを用いデータレイアウトを変えることによって,連続実行される粗粒度タスク間でのコンフリクトミスを削減する.本手法の性能をキャッシュ構成の異なる2 台の4 プロセッサマルチプロセッサワークステーションSun Ultra 80 (ダイレクトマップ)とIBM RS/600044p-270 (セットアソシアティブ)上で性能評価を行った.Ultra 80 ではネイティブコンパイラSunForte 6 update 2 の自動並列化の最高性能に対してSPEC CFP95 のtomcatv で5.1 倍,swim で3.3 倍,hydro2d で2.1 倍,turb3d で1.1 倍の性能向上が得られた.またRS/6000 ではIBM XLFortran 7.1 コンパイラに対して,tomcatv で1.7 倍,swim で4.2 倍,hydro2d で2.5 倍,turb3dで1.03 倍の性能向上が得られた.Importance of automatic parallelizing compilers is getting larger with the widespread use of multiprocessor system.To improve the performance of multiprocessor system,currently multigrain parallelization is attracting much attention.In multigrain parallelization,coarse grain task parallelisms among loops and subroutines and near fine grain parallelisms among statements are used in addition to the traditional loop parallelism.The locality optimization to use cache effectively is also important for the performance improvement.This paper proposes inter-array padding for data localization to minimize cache conflict misses over loops. The proposed padding scheme was evaluated on the two commercial 4 processors workstations, namely Sun Ultra 80 and IBM RS/6000 44p-270,which have different cache configuration. Compared with the maximum performance of Sun Forte 6 update 2 compiler automatic loop parallelization on Ultra 80,the proposed padding with data localization gave us 5.1 times speedup for SPEC CFP95 tomcatv,3.3 times for swim,2.1 times for hydro2d,1.1 times for turb3d.On IBM RS/6000 44p-270,it shows 1.7 times speedup for tomcatv,4.2 times for swim,2.5 times for hydro2d,1.03 times for turb3d against automatic parallelization by IBM XL Fortran 7.1 compiler.

    CiNii

  • Cache Optimization among Coarse Grain Tasks using Intra-Array Pading

    Kazuhisa Ishizaka, Motoki Obata, Hironori Kasahara

    Trans. of IPSJ   45 ( 4 )  2004年04月  [査読有り]

  • IBM pSeries 690 上での OSCAR マルチグレイン自動並列化コンパイラの性能評価

    石坂 一久, 白子 準, 小幡 元樹, 木村 啓二, 笠原 博徳

    情報処理学会第66回全国大会    2004年03月  [査読有り]

  • Software Development on Large Parallel Supercomputers in Japan -- Parallelizing Compilers and Parallel Programming Language Projects --

    H. Kasahara

    U.S.-Japan Forum on the Future of Supercomputing, 米国工学アカデミー、(社)日本工学アカデミー    2004年03月  [査読有り]

  • Research on Parallelizing Compiler for High Performance Computing in Japan

    H. Kasahara

    Japan-U.S.A. Supercomputing Forum, The Engineering Academy of Japan Inc.(EAJ)    2004年03月  [査読有り]

  • ミレニアムプロジェクトIT21アドバンスト並列化コンパイラとコンパイラ協調型チップマルチプロセッサ

    笠原 博徳

    NECソフト㈱ 第四回 VTC先端領域セミナー    2004年02月  [査読有り]

  • データローカライゼーションを伴うMPEG2エンコーディングの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-156-3   2004 ( 12 ) 13 - 18  2004年02月

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    PC,PDA,携帯電話などで静止画像,動画像,音声などを扱うマルチメディアアプリケーションを利用する機会が近年ますます増えている.このためマルチメディアアプリケーションを効率良く処理できる低コスト,低消費電力かつ高性能なプロセッサの必要性が増してきている.このような要求を満たすアーキテクチャとして複数のプロセッサコアを1チップ上に搭載したチップマルチプロセッサアーキテクチャが,命令レベル以外の粗粒度タスク並列性,中粒度ループ並列性など複数レベル並列性も自然に引き出すことができ,集積度向上に対しスケーラブルな性能向上が得られるプロセッサアーキテクチャとして注目されている.しかしながら,チップマルチプロセッサアーキテクチャ上で効率の良い処理を行なうには,アプリケーションの特性を解析し,その並列性とデータローカリティを考慮しながらプログラムを適切な粒度のタスクに分割し,それらのタスクをバランス良くCPUに配置する並列化技術が不可欠である.本論文では,データを共有する粗粒度タスクの連続実行によりチップ内ローカルメモリを利用したデータの授受を行ない実行効率を向上させるデータローカライゼーション手法のMPEG2エンコーディングへの適用を提案し,OSCARチップマルチプロセッサ上で性能評価を行なう.評価の結果,提案手法は8プロセッサ利用時で従来のループ並列処理に対して1.64倍の性能が得られ,逐次実行に対しても6.82倍の速度向上が得られた.Recently, many people are getting to enjoy multimedia applications with image and audio processing on PCs, mobile phones and PDAs. For this situation, development of low cost, low power consumption and high performance processors for multimedia applications has been expected. To satisfy these demands, chip multiprocessor architectures which allows us to attain scalability using coarse grain level parallelism and loop level parallelism in addition to instruction level parallelism are attracting much attention. However, in order to extract much performance from chip multiprocessor architectures efficiently, highly sophisticated technique is required such as decomposing a program into adequate grain of tasks and assigning them onto processors considering parallelism and data locality of target applications. This paper describes a parallel processing scheme for MPEG2 encoding using data localization which improve execution efficiency assigning coarse grain tasks sharing same data on a same processor consecutively for a chip multiprocessor, and evaluate its performance. As the evaluation result on OSCAR CMP using 8 processors, proposed scheme gives us 1.64 times speedup against loop parallel processing, and 6.82 times speedup against sequential execution time.

    CiNii

  • データローカライゼーションを伴うMPEG2エンコーディングの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2004-ARC-156-3   2004 ( 12 ) 13 - 18  2004年02月  [査読有り]

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    PC,PDA,携帯電話などで静止画像,動画像,音声などを扱うマルチメディアアプリケーションを利用する機会が近年ますます増えている.このためマルチメディアアプリケーションを効率良く処理できる低コスト,低消費電力かつ高性能なプロセッサの必要性が増してきている.このような要求を満たすアーキテクチャとして複数のプロセッサコアを1チップ上に搭載したチップマルチプロセッサアーキテクチャが,命令レベル以外の粗粒度タスク並列性,中粒度ループ並列性など複数レベル並列性も自然に引き出すことができ,集積度向上に対しスケーラブルな性能向上が得られるプロセッサアーキテクチャとして注目されている.しかしながら,チップマルチプロセッサアーキテクチャ上で効率の良い処理を行なうには,アプリケーションの特性を解析し,その並列性とデータローカリティを考慮しながらプログラムを適切な粒度のタスクに分割し,それらのタスクをバランス良くCPUに配置する並列化技術が不可欠である.本論文では,データを共有する粗粒度タスクの連続実行によりチップ内ローカルメモリを利用したデータの授受を行ない実行効率を向上させるデータローカライゼーション手法のMPEG2エンコーディングへの適用を提案し,OSCARチップマルチプロセッサ上で性能評価を行なう.評価の結果,提案手法は8プロセッサ利用時で従来のループ並列処理に対して1.64倍の性能が得られ,逐次実行に対しても6.82倍の速度向上が得られた.Recently, many people are getting to enjoy multimedia applications with image and audio processing on PCs, mobile phones and PDAs. For this situation, development of low cost, low power consumption and high performance processors for multimedia applications has been expected. To satisfy these demands, chip multiprocessor architectures which allows us to attain scalability using coarse grain level parallelism and loop level parallelism in addition to instruction level parallelism are attracting much attention. However, in order to extract much performance from chip multiprocessor architectures efficiently, highly sophisticated technique is required such as decomposing a program into adequate grain of tasks and assigning them onto processors considering parallelism and data locality of target applications. This paper describes a parallel processing scheme for MPEG2 encoding using data localization which improve execution efficiency assigning coarse grain tasks sharing same data on a same processor consecutively for a chip multiprocessor, and evaluate its performance. As the evaluation result on OSCAR CMP using 8 processors, proposed scheme gives us 1.64 times speedup against loop parallel processing, and 6.82 times speedup against sequential execution time.

    CiNii

  • Millennium Project IT21 Advanced Parallelizing Compiler and Compiler Cooperative Chip Multiprocessor

    H. Kasahara

    The 4th VTC Seminar, NEC Soft    2004年02月  [査読有り]

  • Parallel Processing for MPEG2 Encoding using Data Localization

    Takeshi Kodaka, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2004-ARC-156-3   2004 ( 12 ) 13 - 18  2004年02月  [査読有り]

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    PC,PDA,携帯電話などで静止画像,動画像,音声などを扱うマルチメディアアプリケーションを利用する機会が近年ますます増えている.このためマルチメディアアプリケーションを効率良く処理できる低コスト,低消費電力かつ高性能なプロセッサの必要性が増してきている.このような要求を満たすアーキテクチャとして複数のプロセッサコアを1チップ上に搭載したチップマルチプロセッサアーキテクチャが,命令レベル以外の粗粒度タスク並列性,中粒度ループ並列性など複数レベル並列性も自然に引き出すことができ,集積度向上に対しスケーラブルな性能向上が得られるプロセッサアーキテクチャとして注目されている.しかしながら,チップマルチプロセッサアーキテクチャ上で効率の良い処理を行なうには,アプリケーションの特性を解析し,その並列性とデータローカリティを考慮しながらプログラムを適切な粒度のタスクに分割し,それらのタスクをバランス良くCPUに配置する並列化技術が不可欠である.本論文では,データを共有する粗粒度タスクの連続実行によりチップ内ローカルメモリを利用したデータの授受を行ない実行効率を向上させるデータローカライゼーション手法のMPEG2エンコーディングへの適用を提案し,OSCARチップマルチプロセッサ上で性能評価を行なう.評価の結果,提案手法は8プロセッサ利用時で従来のループ並列処理に対して1.64倍の性能が得られ,逐次実行に対しても6.82倍の速度向上が得られた.Recently, many people are getting to enjoy multimedia applications with image and audio processing on PCs, mobile phones and PDAs. For this situation, development of low cost, low power consumption and high performance processors for multimedia applications has been expected. To satisfy these demands, chip multiprocessor architectures which allows us to attain scalability using coarse grain level parallelism and loop level parallelism in addition to instruction level parallelism are attracting much attention. However, in order to extract much performance from chip multiprocessor architectures efficiently, highly sophisticated technique is required such as decomposing a program into adequate grain of tasks and assigning them onto processors considering parallelism and data locality of target applications. This paper describes a parallel processing scheme for MPEG2 encoding using data localization which improve execution efficiency assigning coarse grain tasks sharing same data on a same processor consecutively for a chip multiprocessor, and evaluate its performance. As the evaluation result on OSCAR CMP using 8 processors, proposed scheme gives us 1.64 times speedup against loop parallel processing, and 6.82 times speedup against sequential execution time.

    CiNii

  • Selective inline expansion for improvement of multi grain parallelism

    J Shirako, K Nagasawa, K Ishizaka, M Obata, H Kasahara

    Proceedings of the IASTED International Conference on Parallel and Distributed Computing and Networks     476 - 482  2004年  [査読有り]

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    This paper proposes a selective procedure inlining scheme to improve a multi-grain parallelism, which hierarchically exploits the coarse grain task parallelism among loops, subroutines and basic blocks and near fine grain parallelism among statements inside a basic block in addition to the loop parallelism. Using the proposed scheme, the parallelism among, different layers(nested levels) can be exploited. In the evaluation using 103.su2cor, 107.mgrid and 125.turb3d in SPEC95FP benchmarks on 16 way IBM pSeries690 SMP server, the multi-,grain parallel processing with the proposed scheme gave us 3.65 to 5.34 times speedups against IBM XL Fortran compiler and 1.03 to 1.47 times speedups against conventional multi-grain parallelization.

  • Cache optimization for coarse grain task parallel processing using inter-array padding

    K Ishizaka, M Obata, H Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   2958   64 - 76  2004年  [査読有り]

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    The wide use of multiprocessor system has been making automatic parallelizing compilers more important. To improve the performance of multiprocessor system more by compiler, multigrain parallelization is important. In multigrain parallelization, Coarse grain task parallelism among loops and subroutines and near fine grain parallelism among statements are used in addition to the traditional loop parallelism. In addition, locality optimization to use cache effectively is also important for the performance improvement. This paper describes inter-array padding to minimize cache conflict misses among macro-tasks with data localization scheme which decomposes loops sharing the same arrays to fit cache size and executes the decomposed loops consecutively on the same processor. In the performance evaluation on Sun Ultra 80(4pe), OSCAR compiler on which the proposed scheme is implemented gave us 2.5 times speedup against the maximum performance of Sun Forte compiler automatic loop parallelization at the average of SPEC CFP95 tomcatv, swim hydro2d and turb3d programs. Also, OSCAR compiler showed 2.1 times speedup on IBM RS/6000 44p-270(4pe) against XLF compiler.

  • Parallel processing using data localization for MPEG2 encoding on OSCAR chip multiprocessor

    T Kodaka, H Nakano, K Kimura, H Kasahara

    INNOVATIVE ARCHITECTURE FOR FUTURE GENERATION HIGH-PERFORMANCE PROCESSORS AND SYSTEMS, PROCEEDINGS     119 - 127  2004年  [査読有り]

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    Currently, many people are enjoying multimedia applications with image and audio processing on PCs, PDAs, mobile phones and so on. With the popularization of the multimedia applications, needs for low cost, low power consumption and high performance processors has been increasing. To this end, chip multiprocessor architectures which allow us to attain scalable performance improvement by using multigrain parallelism are attracting much attention. However, in order to extract higher performance on a chip multiprocessor, more sophisticated software techniques are required, such as decomposing a program into adequate grain of tasks, assigning them onto processors considering parallelism, data locality optimization and so on. This paper describes a parallel processing scheme for MPEG2 encoding using data localization which improve execution efficiency assigning coarse grain tasks sharing same data on a same processor consecutively for a chip multiprocessor. The performance evaluation on OSCAR chip multiprocessor architecture shows that proposed scheme gives us 6.97 times speedup using 8 processors and 10.93 times speedup using 16 processors against sequential execution time respectively. Moreover, the proposed scheme gives us 1.61 times speedup using 8 processors and 2.08 times speedup using 16 processors against loop parallel processing which has been widely used for multiprocessor systems using the same number of processors.

  • Memory management for data localization on OSCAR chip multiprocessor

    H Nakano, T Kodaka, K Kimura, H Kasahara

    INNOVATIVE ARCHITECTURE FOR FUTURE GENERATION HIGH-PERFORMANCE PROCESSORS AND SYSTEMS, PROCEEDINGS     82 - 88  2004年  [査読有り]

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    Chip Multiprocessor (CMP) architecture has attracting much attention as a next-generation microprocessor architecture and many kinds of CMP are widely being researched. However, CMP architectures several difficulties for effective use of memory, especially cache or local memory near a processor core. The authors have proposed OSCAR CMP architecture, which cooperatively works with multigrain parallelizing compiler which gives us much higher parallelism than instruction level parallelism or loop level parallelism and high productivity of application programs. To support the compiler optimization for effective use of cache or local memory, OSCAR CMP has local data memory (LDM) for processor private data and distributed shared memory (DSM) for synchronization and fine grain data transfers among processors, in addition to centralized shared memory (CSM) to support dynamic task scheduling. This paper proposes a static coarse grain task scheduling scheme for data localization using live variable analysis. Furthermore, remote memory data transfer scheduling scheme using information of live variable analysis is also described. The proposed scheme is implemented on OSCAR FORTRAN multigrain parallelizing compiler and is evaluated on OSCAR CMP using Tomcatv and Swim in SPEC CFP 95 benchmark.

  • Selective inline expansion for improvement of multi grain parallelism

    J Shirako, K Nagasawa, K Ishizaka, M Obata, H Kasahara

    Proceedings of the IASTED International Conference on Parallel and Distributed Computing and Networks     476 - 482  2004年  [査読有り]

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    This paper proposes a selective procedure inlining scheme to improve a multi-grain parallelism, which hierarchically exploits the coarse grain task parallelism among loops, subroutines and basic blocks and near fine grain parallelism among statements inside a basic block in addition to the loop parallelism. Using the proposed scheme, the parallelism among, different layers(nested levels) can be exploited. In the evaluation using 103.su2cor, 107.mgrid and 125.turb3d in SPEC95FP benchmarks on 16 way IBM pSeries690 SMP server, the multi-,grain parallel processing with the proposed scheme gave us 3.65 to 5.34 times speedups against IBM XL Fortran compiler and 1.03 to 1.47 times speedups against conventional multi-grain parallelization.

  • SMPマシン上での粗粒度タスク並列処理におけるデータプリフェッチ手法

    宮本 孝道, 山口 高弘, 飛田 高雄, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2003-ARC-155-06   2003 ( 119 ) 63 - 68  2003年11月

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    現在多くのサーバで使用されている主記憶共有型マルチプロセッサシステム(SMP)では,プロセッサの動作速度向上と共に,メモリアクセスオーバヘッドの増大が,プロセッサ毎にスケーラブルな性能向上を得るための大きな障壁となっている.本論文では,このメモリアクセスオーバヘッドを軽減しスケーラブルな性能向上を得るために、粗粒度タスクのデータローカライゼーション(データ分割)によっても取り除けなかったデータ転送をプリフェッチによりタスク処理とオーバラップさせることにより軽減させるスタティックスケジューリングを提案し,その性能を評価する.提案するアルゴリズムは,コンパイル時のスタティックスケジューリングを前提とし,今回評価に使用したv880用のプリフェッチディレクティブを挿入したOpenMP並列化Fortranを出力するものである.性能評価の結果,Sun Forteコンパイラの逐次処理プリフェッチなしの場合と比較すると,SPEC95fpのtomcatvでは8プロセッサで最大13.9倍,swinでは8プロセッサで最大22.3倍の速度向上を得るなど,スーパーリニアスピードアップが効率良く引き出せるだけでなく,Sun Forteコンパイラによる自動プリフェッチ命令挿入を用い同一プロセッサ台数で処理する場合どうしを比較してもtomcatvでは1プロセッサで1.11倍,8プロセッサで3.86倍,swimで1プロセッサで1.44倍,8プロセッサで1.85倍の速度向上が得られ,本手法の有効性が確認された。On the shared multi processor system used in current computing servers, the increase of memory access overhead with the speedup of CPU interfere to get the scalable performance improvement with the increase of the processors. In order to get scalable performance improvement, this paper proposes and evaluates the static scheduling algorithm which reduces the memory access overhead by using cache prefetch to overlap of data transfer and task processing. The proposed algorithm is used in static scheduling stage in a compiler, moreover the compiler generates a OpenMP pararellelized Fortran program with prefetch directive for SUN Forte compiler for Sun Fire V880 server. Performance evaluation shows that the proposed algorithm gave us super liner speedup with sequential processing without prefetching by Sun Forte compiler such as 13.9 times speedup on 8processors for SPEC95fp tomcatv program and 22.3 times speedup on 8 processors for SPEC95fp swim program. Futhermore, compared with automatic prefetching by SUN Forte compiler using the same number of processors, this algorithm shows that 1.1 times speedup on 1 processor, 3.86 times speedup on 8 processors for SPEC95fp tomcatv and 1.44 times speedup on 1processor, 1.85 times speedup on 8 processors for SPEC95fp swim.

    CiNii

  • SMPマシン上での粗粒度タスク並列処理におけるデータプリフェッチ手法

    宮本 孝道, 山口 高弘, 飛田 高雄, 石坂 一久, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2003-ARC-155-06   2003 ( 119 ) 63 - 68  2003年11月  [査読有り]

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    現在多くのサーバで使用されている主記憶共有型マルチプロセッサシステム(SMP)では,プロセッサの動作速度向上と共に,メモリアクセスオーバヘッドの増大が,プロセッサ毎にスケーラブルな性能向上を得るための大きな障壁となっている.本論文では,このメモリアクセスオーバヘッドを軽減しスケーラブルな性能向上を得るために、粗粒度タスクのデータローカライゼーション(データ分割)によっても取り除けなかったデータ転送をプリフェッチによりタスク処理とオーバラップさせることにより軽減させるスタティックスケジューリングを提案し,その性能を評価する.提案するアルゴリズムは,コンパイル時のスタティックスケジューリングを前提とし,今回評価に使用したv880用のプリフェッチディレクティブを挿入したOpenMP並列化Fortranを出力するものである.性能評価の結果,Sun Forteコンパイラの逐次処理プリフェッチなしの場合と比較すると,SPEC95fpのtomcatvでは8プロセッサで最大13.9倍,swinでは8プロセッサで最大22.3倍の速度向上を得るなど,スーパーリニアスピードアップが効率良く引き出せるだけでなく,Sun Forteコンパイラによる自動プリフェッチ命令挿入を用い同一プロセッサ台数で処理する場合どうしを比較してもtomcatvでは1プロセッサで1.11倍,8プロセッサで3.86倍,swimで1プロセッサで1.44倍,8プロセッサで1.85倍の速度向上が得られ,本手法の有効性が確認された。On the shared multi processor system used in current computing servers, the increase of memory access overhead with the speedup of CPU interfere to get the scalable performance improvement with the increase of the processors. In order to get scalable performance improvement, this paper proposes and evaluates the static scheduling algorithm which reduces the memory access overhead by using cache prefetch to overlap of data transfer and task processing. The proposed algorithm is used in static scheduling stage in a compiler, moreover the compiler generates a OpenMP pararellelized Fortran program with prefetch directive for SUN Forte compiler for Sun Fire V880 server. Performance evaluation shows that the proposed algorithm gave us super liner speedup with sequential processing without prefetching by Sun Forte compiler such as 13.9 times speedup on 8processors for SPEC95fp tomcatv program and 22.3 times speedup on 8 processors for SPEC95fp swim program. Futhermore, compared with automatic prefetching by SUN Forte compiler using the same number of processors, this algorithm shows that 1.1 times speedup on 1 processor, 3.86 times speedup on 8 processors for SPEC95fp tomcatv and 1.44 times speedup on 1processor, 1.85 times speedup on 8 processors for SPEC95fp swim.

    CiNii

  • The Data Prefetching of Coarse Grain Task Parallel Processing on Symmetric Multi Processor Machine

    Takamichi Miyamoto, Takahiro Yamaguchi, Takao Tobita, Kazuhisa Ishizaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2003-ARC-155-06   2003 ( 119 ) 63 - 68  2003年11月  [査読有り]

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    現在多くのサーバで使用されている主記憶共有型マルチプロセッサシステム(SMP)では,プロセッサの動作速度向上と共に,メモリアクセスオーバヘッドの増大が,プロセッサ毎にスケーラブルな性能向上を得るための大きな障壁となっている.本論文では,このメモリアクセスオーバヘッドを軽減しスケーラブルな性能向上を得るために、粗粒度タスクのデータローカライゼーション(データ分割)によっても取り除けなかったデータ転送をプリフェッチによりタスク処理とオーバラップさせることにより軽減させるスタティックスケジューリングを提案し,その性能を評価する.提案するアルゴリズムは,コンパイル時のスタティックスケジューリングを前提とし,今回評価に使用したv880用のプリフェッチディレクティブを挿入したOpenMP並列化Fortranを出力するものである.性能評価の結果,Sun Forteコンパイラの逐次処理プリフェッチなしの場合と比較すると,SPEC95fpのtomcatvでは8プロセッサで最大13.9倍,swinでは8プロセッサで最大22.3倍の速度向上を得るなど,スーパーリニアスピードアップが効率良く引き出せるだけでなく,Sun Forteコンパイラによる自動プリフェッチ命令挿入を用い同一プロセッサ台数で処理する場合どうしを比較してもtomcatvでは1プロセッサで1.11倍,8プロセッサで3.86倍,swimで1プロセッサで1.44倍,8プロセッサで1.85倍の速度向上が得られ,本手法の有効性が確認された。On the shared multi processor system used in current computing servers, the increase of memory access overhead with the speedup of CPU interfere to get the scalable performance improvement with the increase of the processors. In order to get scalable performance improvement, this paper proposes and evaluates the static scheduling algorithm which reduces the memory access overhead by using cache prefetch to overlap of data transfer and task processing. The proposed algorithm is used in static scheduling stage in a compiler, moreover the compiler generates a OpenMP pararellelized Fortran program with prefetch directive for SUN Forte compiler for Sun Fire V880 server. Performance evaluation shows that the proposed algorithm gave us super liner speedup with sequential processing without prefetching by Sun Forte compiler such as 13.9 times speedup on 8processors for SPEC95fp tomcatv program and 22.3 times speedup on 8 processors for SPEC95fp swim program. Futhermore, compared with automatic prefetching by SUN Forte compiler using the same number of processors, this algorithm shows that 1.1 times speedup on 1 processor, 3.86 times speedup on 8 processors for SPEC95fp tomcatv and 1.44 times speedup on 1processor, 1.85 times speedup on 8 processors for SPEC95fp swim.

    CiNii

  • Millennium Project IT21 Advanced Parallelizing Compiler

    H. Kasahara

    Information Processing Society of Japan Kansai Branch    2003年10月  [査読有り]

  • ミレニアムプロジェクトIT21 アドバンスト並列化コンパイラ

    笠原 博徳

    (社)情報処理学会 関西支部大会    2003年10月  [査読有り]

  • OSCAR CMP上でのスタティックスケジューリングを用いたデータローカライゼーション手法

    中野 啓史, 小高 剛, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2003-ARC-154-14   2003 ( 84 ) 79 - 84  2003年08月

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    近年の集積度向上に伴い,1チップ上に複数のプロセッサを集積するチップマルチプロセッサ・アーキテクチャの実用化が進められている.筆者等はこれまで,1チップ上で複数粒度の並列性を階層的に組み合わせて利用するマルチグレイン並列処理を指向した,OSCARチップマルチプロセッサ(OSCAR CMP)を提案してきた.OSCARCMPはチップ内のプロセッサ・プライベートデータを格納するローカルデータメモリ(LDM),プロセッサ間共有データを格納する2ポート構成の分散共有メモリ(DSM)を搭載し,コンパイラがデータ配置を適切に制御する.本稿では,データを共有するループやサブルーチン等の粗粒度タスクを同一プロセッサで連続的に実行することでデータローカリティ最適化を図るデータローカライゼーション手法の,OSCAR CMPに対する適用について述べる.さらに,OSCAR CMPにデータローカライゼーション手法を適用して評価した結果を,共有キャッシュアーキテクチャやスヌープキャッシュアーキテクチャと比較し,現在のOSCAR CMP用の単純なコード生成に対する改善点の考察も行う.Recently, chip multiprocessor architecture that contains multiple processors on a chip becomes popular approarch even in commercial area.The authors have proposed OSCAR chip multiprocessor(OSCAR CMP) that is simed at exploiting multiple grains of parallelim hierarchically from a sequeutial program on a chip. OSCAR CMP has local data memory (LDM) for processor private data and distributed shared memory having two ports for processor shared data to control data allocation by a compiler appropriatery. This paper describes data on a same processor cosecutively. In addition, OSCAR CMP using data localization scheme is compared with shared cache architecture and snooping cache architecture. Then, current naive code generation for OSCAR CMP is considered using evaluation results.

    CiNii

  • Parallel Processing on MPEG2 Encoding for OSCAR Chip Multiprocessor

    Takeshi Kodaka, Hirofumi Nakano, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2003-ARC-154-10   2003 ( 84 ) 55 - 60  2003年08月  [査読有り]

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    最近の携帯電話,PDAなどのモバイル端末では,静止画像,動画像,音声処理など様々なマルチメディアアプリケーションの処理が必要となっている.このためマルチメディアアプリケーションを効率良く処理できる低コスト,低消費電力かつ高性能なプロセッサの開発が望まれている.これらの要求を満たしつつマルチメディアアプリケーションを効率良く処理するプロセッサとして,複数のプロセッサコアを1チップ上に搭載したチップマルチプロセッサアーキテクチャが命令レベル以外の粗粒度タスク並列性,中粒度ループ並列性など複数レベル並列性も自然に引き出すことができ,集積度向上に対しスケーラブルな性能向上が得られるアーキテクチャとして注目されている.しかしながら,チップマルチプロセッサアーキテクチャ上で効率の良い処理を行なうには,アプリケーションの特性を解析しプログラムを適切な粒度のタスクに分割し,それらをバランス良くCPUに配置する並列化技術が不可欠である.本論文では,チップマルチプロセッサ上におけるマルチメディアアプリケーションの一例として,MPEG2エンコーディングの並列性を抽出しその評価を行なう.Recently, multimedia applications with visual and sound processing are popular on mobile phones and PDAs. To satisfy the needs for efficient multimedia processing, development of low cost, low power consumption and high performance processors for multimedia applications has been expected. Chip multiprocessor architectures which allows us to attain scalability using coarse grain level parallelism and loop level parallelism in addition to instruction level parallelism are attracting much attention. However, to realize efficient processing on chip multiprocessor architectures, parallel processing techniques such as decomposing a program into adequate tasks considering characteristics of a program and assigning these tasks onto processors are essential. This paper describes a parallel processing scheme for MPEG2 encoding for a chip multiprocessor and its performance.

    CiNii

  • OSCAR CMP上でのスタティックスケジューリングを用いたデータローカライゼーション手法

    中野 啓史, 小高 剛, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2003-ARC-154-14   2003 ( 84 ) 79 - 84  2003年08月  [査読有り]

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    近年の集積度向上に伴い,1チップ上に複数のプロセッサを集積するチップマルチプロセッサ・アーキテクチャの実用化が進められている.筆者等はこれまで,1チップ上で複数粒度の並列性を階層的に組み合わせて利用するマルチグレイン並列処理を指向した,OSCARチップマルチプロセッサ(OSCAR CMP)を提案してきた.OSCARCMPはチップ内のプロセッサ・プライベートデータを格納するローカルデータメモリ(LDM),プロセッサ間共有データを格納する2ポート構成の分散共有メモリ(DSM)を搭載し,コンパイラがデータ配置を適切に制御する.本稿では,データを共有するループやサブルーチン等の粗粒度タスクを同一プロセッサで連続的に実行することでデータローカリティ最適化を図るデータローカライゼーション手法の,OSCAR CMPに対する適用について述べる.さらに,OSCAR CMPにデータローカライゼーション手法を適用して評価した結果を,共有キャッシュアーキテクチャやスヌープキャッシュアーキテクチャと比較し,現在のOSCAR CMP用の単純なコード生成に対する改善点の考察も行う.Recently, chip multiprocessor architecture that contains multiple processors on a chip becomes popular approarch even in commercial area.The authors have proposed OSCAR chip multiprocessor(OSCAR CMP) that is simed at exploiting multiple grains of parallelim hierarchically from a sequeutial program on a chip. OSCAR CMP has local data memory (LDM) for processor private data and distributed shared memory having two ports for processor shared data to control data allocation by a compiler appropriatery. This paper describes data on a same processor cosecutively. In addition, OSCAR CMP using data localization scheme is compared with shared cache architecture and snooping cache architecture. Then, current naive code generation for OSCAR CMP is considered using evaluation results.

    CiNii

  • OSCARマルチプロセッサシステム上でのMPEG2エンコーディングの並列処理

    小高 剛, 中野 啓史, 木村 啓二, 笠原 博徳

    情報処理学会研究会報告2003-ARC-154-10    2003年08月  [査読有り]

  • Millennium Project IT21 'Advanced Parallelizing Compiler' and Compiler Cooperative Chip Multiprocessor

    H. Kasahara

    The 2nd Super H Open Forum, Renesas Technology Corp. &amp; Hitachi Ltd.    2003年08月  [査読有り]

  • Data Localization Scheme using Static Scheduling on Chip Multiprocessor

    Hirofumi Nakano, Takeshi Kodaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, 2003-ARC-154-14    2003年08月  [査読有り]

  • ミレニアムプロジェクトIT21”アドバンスト並列化コンパイラ”とコンパイラ協調型チップマルチプロセッサ

    笠原 博徳

    ㈱ルネサステクノロジ、㈱日立製作所 第2回 Super H オープンフォーラム    2003年08月  [査読有り]

  • Static coarse grain task scheduling with cache optimization using OpenMP

    H Nakano, K Ishizaka, M Obata, K Kimura, H Kasahara

    INTERNATIONAL JOURNAL OF PARALLEL PROGRAMMING   31 ( 3 ) 211 - 223  2003年06月  [査読有り]

     概要を見る

    Effective use of cache memory is getting more important with increasing gap between the processor speed and memory access speed. Also, use of multigrain parallelism is getting more important to improve effective performance beyond the limitation of loop iteration level parallelism. Considering these factors, this paper proposes a coarse grain task static scheduling scheme considering cache optimization. The proposed scheme schedules coarse grain tasks to threads so that shared data among coarse grain tasks can be passed via cache after task and data decomposition considering cache size at compile time. It is implemented on OSCAR Fortran multigrain parallelizing compiler and evaluated on Sun Ultra80 four-processor SMP workstation using Swim and Tomcatv from the SPEC fp 95. As the results, the proposed scheme gives us 4.56 times speedup for Swim and 2.37 times on 4 processors for Tomcatv respectively against the Sun Forte HPC Ver. 6 update 1 loop parallelizing compiler.

  • スタティックスケジューリングを用いたデータローカライゼーションにおける配列間パディング

    石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究会報告2003-ARC-153-11    2003年05月

  • スタティックスケジューリングを用いたデータローカライゼーションにおける配列間パディング

    石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究会報告2003-ARC-153    2003年05月  [査読有り]

  • Inter-Array Padding for Data Localization with Static Scheduling

    Kazuhisa Ishizaka, Motoki Obata, Hironori Kasahara

    Technical Report of IPSJ, 2003-ARC-153-11    2003年05月  [査読有り]

  • IT競争力強化に向けた産官学連携

    笠原博徳

    朝日新聞社企画 WASEDA.COM, オピニオン    2003年04月  [査読有り]  [招待有り]

  • マルチグレイン並列処理のための階層的並列性制御手法

    小幡 元樹, 白子 準, 神長 浩気, 石坂 一久, 笠原 博徳

    情報処理学会論文誌   44 ( 4 ) 1044 - 1055  2003年04月  [査読有り]

    CiNii

  • 最先端の自動並列化コンパイラ技術

    笠原博徳

    情報処理学会誌   44 ( 4 ) 384 - 392  2003年04月  [査読有り]

    CiNii

  • IT競争力強化のための研究開発人材---経済産業省アドバンスト並列化コンパイラプロジェクトリーダ,JEITA及びSTARC産官学連携講座の経験を通して---

    笠原 博徳

    経済産業省 大臣官房 イノベーション・システムにおける研究開発人材に関する研究会    2003年04月  [査読有り]

  • Hierarchical Parallelism Control Scheme for Multigrain Parallelization

    Motoki Obata, Jun Shirako, Hiroki Kaminaga, Kazuhisa Ishizaka, Hironori Kasahara

    Trans. of IPSJ   44 ( 4 )  2003年04月  [査読有り]

  • Multigrain parallel processing on compiler cooperative OSCAR chip multiprocessor architecture

    K Kimura, T Kodaka, M Obata, H Kasahara

    IEICE TRANSACTIONS ON ELECTRONICS   E86C ( 4 ) 570 - 579  2003年04月  [査読有り]

     概要を見る

    This paper describes multigrain parallel processing on OSCAR (Optimally SCheduled Advanced multiprocessoR) chip multiprocessor architecture. OSCAR compiler cooperative chip multiprocessor architecture aims at development of scalable, high effective performance and cost effective chip multiprocessor with ease of use by compiler supports. OSCAR chip multiprocessor architecture integrates simple single issue processors having distributed shared data memory for optimal, use of data locality over different loops and fine grain data transfer and synchronization, local data memory for private data recognized by compiler, and compiler controllable data transfer unit for overlapping data transfer to hide data transfer overhead. This OSCAR chip multiprocessor and OSCAR multigrain parallelizing compiler have been developed. simultaneously. Performance of multigrain parallel processing on OSCAR chip multiprocessor architecture is evaluated using SPEC fp 2000/95 benchmark suite. When microSPARC like single issue core is used, OSCAR chip multiprocessor architecture gives us 2.36 times speedup in fpppp, 2.64 times in su2cor, 2.88 times in turb3d, 2.98 times in hydro2d, 3.84 times in tomcatv, 3.84 times in mgrid and 3.97 times in swim respectively for four processors against single processor.

  • Collaboration of Industry, Government and Academia for IT Competitive Power Strengthening

    Hironori Kasahara

    Opinions, WASEDA.COM, Asahi Shimbunnsha    2003年04月  [査読有り]

  • R&amp;D Human Resource for Strengthening IT Competitive Power---From the experience of a Project Leader of METI Advanced Parallelizing Compiler Project and JEITA &amp; STARC Industry, Government and Academia Cooperative Lectures---

    H. Kasahara

    METI Minister's Secretariat Sig. on R&amp;D Human Resource for Innovation Systems    2003年04月  [査読有り]

  • Advanced Automatic Parallelizing Compiler Technology

    Hironori Kasahara

    IPSJ MAGAZINE   44 ( 4 ) 384 - 392  2003年04月  [査読有り]

  • 研究開発競争力強化に向けた産官学連携寄付講座:JEITA IT最前線

    笠原博徳

    早稲田大 学理工学部・大学院報「塔」78号    2003年03月  [査読有り]  [招待有り]

  • Industry, Government and Academia Collaborative Donated Course for R&amp;D Competitive Power Strengthening

    Hironori Kasahara

    Waseda University School of Science and Engineering, "Tower", No.78    2003年03月  [査読有り]

  • Coarse grain task parallel processing with cache optimization on shared memory multiprocessor

    K Ishizaka, M Obata, H Kasahara

    LANGUAGES AND COMPILERS FOR PARALLEL COMPUTING   2624   352 - 365  2003年  [査読有り]

     概要を見る

    In multiprocessor systems, the gap between peak and effective performance has getting larger. To cope with this performance gap, it is important to use multigrain parallelism in addition to ordinary loop level parallelism. Also, effective use of memory hierarchy is important for the performance improvement of multiprocessor systems because the speed gap between processors and memories is getting larger. This paper describes coarse grain task parallel processing that uses parallelism among macro-tasks like loops and subroutines considering cache optimization using data localization scheme. The proposed scheme is implemented on OSCAR automatic multigrain parallelizing compiler. OSCAR compiler generates OpenMP FORTRAN program realizing the proposed scheme from a sequential FORTRAN77 program. Its performance is evaluated on IBM RS6000 SP 604e High Node 8 processors SMP machine using SPEC95fp tomcatv, swim, mgrid. In the evaluation, the proposed coarse grain task parallel processing scheme with cache optimization gives us up to 1.3 times speedup on 1PE, 4.7 times speedup on 4PE and 8.8 times speedup on 8PE compared with a sequential processing time.

  • チップマルチプロセッサ上での粗粒度タスク並列処理によるデータローカライゼーション

    中野 啓史, 小高 剛, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC2003-151-3(SHINING2003)   2003 ( 10 ) 13 - 18  2003年01月

     概要を見る

    近年,次世代のマイクロプロセッサアーキテクチャとして,複数のプロセッサコアを1チップ上に集積するチップマルチプロセッサ(CMP)が大きな注目を集め,研究及び実用化されている.これらのCMPアーキテクチャは,共有キャッシュ等のメモリアーキテクチャを採用しているが,依然として従来のマルチプロセッサシステムで大きな課題となっていたキャッシュやローカルメモリ等のプロセッサコア近接メモリの有効利用に関する問題を抱えている.一方,筆者等はマルチグレイン並列処理との協調動作による実効性能が高く価格性能比の良いコンピュータシステムの実現を目指して,OSCARCMPを提案している.このOSCAR CMPは,全てのプロセッサコアがアクセスできる集中共有メモリ(CSM)の他に,プロセッサコアのプライベートデータを格納するローカルデータメモリ(LDM)とプロセッサコア間の同期やデータ転送に使用する2ポートメモリ構成の分散共有メモリ(DSM) を持ち,これらのメモリをコンパイラが適切に使用するデータローカライゼーションを適用することにより,前述のプロセッサコア近接メモリの有効利用に関する問題に対処する.本稿では,FORTRAN プログラムをループ・サブルーチン・基本ブロックの3種類の粗粒度タスクに分割し,粗粒度タスク間の制御依存・データ依存を解析して並列性を抽出する粗粒度タスク並列処理において,配列の生死解析情報を用いて粗粒度タスクの並び替えを行うスタティックスケジューリングアルゴリズムについて述べる.さらに,スケジューリング後のタスクに,生死解析情報を用いてCSM--LDM間のデータ転送を適切に挿入する手法についても説明する.本データローカライゼーション手法を OSCAR FORTRAN マルチグレイン並列化コンパイラ上に実装しOSCAR CMP上で評価を行った結果,SPEC 95fp のTomcatvにおいて,CSMのレイテンシを20クロックとしたときに約1.3倍,40クロックとしたときに約1.6倍の速度向上がそれぞれ得られた.Recently, Chip Multiprocessor (CMP) architecture has attracted much attention as a next-generation microprocessor architecture, and many kinds of CMP have widely developed. However, these CMP architectures still have the problem of effective use of memory system nearby processor cores such as cache and local memory. On the other hand, the authors have proposed OSCAR CMP, which cooperatively works with multigrain parallel processing, to achieve high effective performance and good cost effectiveness. To overcome the problem of effective use of cache and local memory, OSCAR CMP has local data memory (LDM) for processor private data and distributed shared memory (DSM) having two ports for synchronization and data transfer among processor cores, in addition to centralized shared memory (CSM). The multigrain parallelizing compiler uses such memory architecture of OSCAR CMP with data localization scheme that fully uses compile time information. This paper proposes a coarse grain task static scheduling scheme considering data localization using live variable analysis. Furthermore, data transfer between CSM and LDM insertion scheme using information of live variable analysis is also described. This data localization scheme is implemented on OSCAR FORTRAN multigrain parallelizing compiler and is evaluated on OSCAR CMP using Tomcatv form SPEC fp 95 benchmark suite. As the results, the proposed scheme gives us about 1.3 times speedup using 20 clocks as the access latency of CSM, and about 1.6 times using 40 clocks as the access latency of CSM respectively against without data localization scheme.

    CiNii

  • マルチグレイン並列性向上のためのインライン展開手法

    白子 準, 長澤 耕平, 石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2003-151-2(SHINING2003)    2003年01月

  • チップマルチプロセッサ上での粗粒度タスク並列処理によるデータローカライゼーション

    中野 啓史, 小高 剛, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC2003-151-3(SHINING2003)   2003 ( 10 ) 13 - 18  2003年01月  [査読有り]

     概要を見る

    近年,次世代のマイクロプロセッサアーキテクチャとして,複数のプロセッサコアを1チップ上に集積するチップマルチプロセッサ(CMP)が大きな注目を集め,研究及び実用化されている.これらのCMPアーキテクチャは,共有キャッシュ等のメモリアーキテクチャを採用しているが,依然として従来のマルチプロセッサシステムで大きな課題となっていたキャッシュやローカルメモリ等のプロセッサコア近接メモリの有効利用に関する問題を抱えている.一方,筆者等はマルチグレイン並列処理との協調動作による実効性能が高く価格性能比の良いコンピュータシステムの実現を目指して,OSCARCMPを提案している.このOSCAR CMPは,全てのプロセッサコアがアクセスできる集中共有メモリ(CSM)の他に,プロセッサコアのプライベートデータを格納するローカルデータメモリ(LDM)とプロセッサコア間の同期やデータ転送に使用する2ポートメモリ構成の分散共有メモリ(DSM) を持ち,これらのメモリをコンパイラが適切に使用するデータローカライゼーションを適用することにより,前述のプロセッサコア近接メモリの有効利用に関する問題に対処する.本稿では,FORTRAN プログラムをループ・サブルーチン・基本ブロックの3種類の粗粒度タスクに分割し,粗粒度タスク間の制御依存・データ依存を解析して並列性を抽出する粗粒度タスク並列処理において,配列の生死解析情報を用いて粗粒度タスクの並び替えを行うスタティックスケジューリングアルゴリズムについて述べる.さらに,スケジューリング後のタスクに,生死解析情報を用いてCSM--LDM間のデータ転送を適切に挿入する手法についても説明する.本データローカライゼーション手法を OSCAR FORTRAN マルチグレイン並列化コンパイラ上に実装しOSCAR CMP上で評価を行った結果,SPEC 95fp のTomcatvにおいて,CSMのレイテンシを20クロックとしたときに約1.3倍,40クロックとしたときに約1.6倍の速度向上がそれぞれ得られた.Recently, Chip Multiprocessor (CMP) architecture has attracted much attention as a next-generation microprocessor architecture, and many kinds of CMP have widely developed. However, these CMP architectures still have the problem of effective use of memory system nearby processor cores such as cache and local memory. On the other hand, the authors have proposed OSCAR CMP, which cooperatively works with multigrain parallel processing, to achieve high effective performance and good cost effectiveness. To overcome the problem of effective use of cache and local memory, OSCAR CMP has local data memory (LDM) for processor private data and distributed shared memory (DSM) having two ports for synchronization and data transfer among processor cores, in addition to centralized shared memory (CSM). The multigrain parallelizing compiler uses such memory architecture of OSCAR CMP with data localization scheme that fully uses compile time information. This paper proposes a coarse grain task static scheduling scheme considering data localization using live variable analysis. Furthermore, data transfer between CSM and LDM insertion scheme using information of live variable analysis is also described. This data localization scheme is implemented on OSCAR FORTRAN multigrain parallelizing compiler and is evaluated on OSCAR CMP using Tomcatv form SPEC fp 95 benchmark suite. As the results, the proposed scheme gives us about 1.3 times speedup using 20 clocks as the access latency of CSM, and about 1.6 times using 40 clocks as the access latency of CSM respectively against without data localization scheme.

    CiNii

  • マルチグレイン並列性向上のためのインライン展開手法

    白子 準, 長澤 耕平, 石坂 一久, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2003-151-2(SHINING2003)    2003年01月  [査読有り]

  • Data Localization using Coarse Grain Task Parallelization on Chip Multiprocessor

    Hirofumi Nakano, Takeshi Kodaka, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, ARC2003-151-3(SHINING2003)    2003年01月  [査読有り]

  • Multigrain parallel processing on OSCAR CMP

    K Kimura, T Kodaka, M Obata, H Kasahara

    INNOVATIVE ARCHITECTURE FOR FUTURE GENERATION HIGH-PERFORMANCE PROCESSORS AND SYSTEMS     56 - 65  2003年  [査読有り]

     概要を見る

    It seems that Instruction Level Parallelism (ILP) approach, which has been used by various superscalar processors and VLIW processors for a long time, reaches its limitation of performance improvement. To obtain scalable performance improvement, cost effectiveness and high productivity even in the era of one billion transistors, the cooperative work between software and hardware is getting increasingly important. For this reason, the authors have developed OSCAR (Optimally SCheduled Advanced multiprocessoR) Chip Multiprocessor (OSCAR CMP) and OSCAR multigrain compiler simultaneously. To preserve the scalability in the future, OSCAR CMP has mechanisms for efficient use of parallelism and data locality, and for hiding data transfer overhead. These mechanisms can be fully controlled by the OSCAR multigrain compiler In this paper, the authors focus on multigrain parallel processing on OSCAR CMP, which enables us to exploit loop iteration level parallelism and coarse grain task parallelism in addition to ILP from the entire of a program. Performance of multigrain parallel processing on OSCAR CMP architecture is evaluated using SPEC fp 2000195 benchmark suite. When microSPARC like single issue core is used, OSCAR CMP gives us from 1.77 to 3.96 times speedup for four processors against single processor In addition, OSCAR CMP is compared with Sun UltraSPARC II like processor to evaluate cost effectiveness. As a result, OSCAR CMP gives us 1.66 times better performance on the average under the condition that OSCAR CMP and UltraSPARC II are built from almost same number of transistors.

  • OSCAR チップマルチプロセッサ上でのマルチグレイン並列処理

    木村 啓二, 小高 剛, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2002-150-7    2002年11月

  • OSCAR 型シングルチップマルチプロセッサにおける動きベクトル探索処理

    小高 剛, 鈴木 貴久, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC2002-150-6    2002年11月

  • OSCAR チップマルチプロセッサ上でのマルチグレイン並列処理

    木村 啓二, 小高 剛, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2002-150-7    2002年11月  [査読有り]

  • OSCAR 型シングルチップマルチプロセッサにおける動きベクトル探索処理

    小高 剛, 鈴木 貴久, 木村 啓二, 笠原 博徳

    情報処理学会研究報告ARC2002-150-6    2002年11月  [査読有り]

  • Multigrain Parallel Processing on OSCAR Chip Multiprocessor

    Keiji Kimura, Takeshi Kodaka, Motoki Obata, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-150-7    2002年11月  [査読有り]

  • Multigrain Parallel Processing on Motion Vector Estimation for Single Chip Multiprocessor

    Takeshi Kodaka, Takahisa Suzuki, Keiji Kimura, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-150-6    2002年11月  [査読有り]

  • Multigrain Parallelizing Compiler for Chip Multiprocessors to High Performance Severs

    H. Kasahara

    Intel ICRC, China    2002年11月  [査読有り]

  • A standard task graph set for fair evaluation of multiprocessor scheduling algorithms

    Takao Tobita, Hironori Kasahara

    Journal of scheduing, John Wiley &amp; Sons Ltd   5 ( 5 ) 379 - 394  2002年10月  [査読有り]

    CiNii

  • シングルチップマルチプロセッサにおけるJPEGエンコーディングのマルチグレイン並列処理

    小高 剛, 内田 貴之, 木村 啓二, 笠原 博徳

    情報処理学会ハイパフォーマンスコンピューティングシステム論文誌   43 ( Sig.6(HPS5) ) 153 - 62  2002年09月  [査読有り]

  • NEDO-1 アドバンスト並列化コンパイラ技術

    笠原 博徳

    情報処理学会・電子情報通信学会FIT (Forum on Information Technology), 大型プロジェクト紹介(国家プロジェクト紹介), 東工大 百年記念館フェライト会議室    2002年09月  [査読有り]

  • OSCAR Multigrain Parallelizing Compiler for Chip Multiprocessors to High Performance Severs

    H. Kasahara

    Polish-Japanese Institute of Information Technology (PJIIT) hosted by Prof. Marek Tudruj    2002年09月  [査読有り]

  • NEDO-1 Advanced Parallelizing Technology, IPSJ-IEICE FIT2002 (Forum on Information Technology), National Project Introduction

    H. Kasahara

       2002年09月  [査読有り]

  • ラインコンフリクトミスを考慮した粗粒度タスク間キャッシュ最適化

    石坂 一久, 中野 啓史, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2002-149-25(SWoPP2002)    2002年08月

  • Performance of OSCAR Multigrain Parallelizing Compiler on SMPs

    Motoki Obata, Jun Shirako, Kazuhisa Ishizaka, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-149-20(SWoPP2002)    2002年08月  [査読有り]

  • ラインコンフリクトミスを考慮した粗粒度タスク間キャッシュ最適化

    石坂 一久, 中野 啓史, 小幡 元樹, 笠原 博徳

    情報処理学会研究報告ARC2002-149-25(SWoPP2002)   2002 ( 81 ) 145 - 150  2002年08月  [査読有り]

     概要を見る

    プロセッサの高速化に伴うメインメモリとの速度差の増大により,キャッシュの有効利用は実効性能の向上に重要な役割を占めるようになっている.本論文では,プログラムを基本ブロック,ループ,サブルーチンといった粗粒度タスクに分割し,それらの間の並列性を利用する粗粒度タスク並列処理における,ラインコンフリクトミスを考慮した粗粒度タスク間キャッシュ最適化手法について述べる.本手法では,キャッシュサイズを考慮して複数のループを整合分割することによって,分割後のループがアクセスするデータサイズがキャッシュに収まるようにした後,各分割ループを粗粒度タスクと定義し,同一データを使用する粗粒度タスクを同一プロセッサ上で可能なかぎり連続に実行することのより,複数ループ間でキャッシュの有効利用を図る.さらに,連続実行される粗粒度タスク集合がアクセスするデータに対して,定義された配列サイズを拡大する方式のパディングを用いたデータレイアウトの変更によりラインコンフリクトミスの削減を行う.本手法の性能評価をSun Ultra80上でspec95 のswim用いて行った.合計キャッシュサイズが16MBとなる4PEでの実行では,swimの約13MBのデータセットはパディングによるコンフリクトミスの削減により,ほとんどがキャッシュ上に収まるため,Forteのみを用いた場合の4PEでの最小処理に対して,本手法により6.02倍の性能向上が得られた.一方,データサイズがキャッシュサイズより大きい場合の1PEでの実行では,粗粒度タスク間キャッシュ最適化とパディングの併用することにより処理時間は79.1秒となり,パディングのみを用いたForteの逐次実行時間93.5秒に対して18.2%,OSCARによる粗粒度タスク間キャッシュ最適化のみの処理時間90.1秒に対しては13.9%の性能向上が得られることがわかり,両者を組み合わせて適用する本手法の有効性が確かめられた.また,RS6000 SP 604e上では,本手法での8PE の処理時間は52.0秒と,粗粒度タスク間キャッシュ最適化のみを適用した場合の8PEの処理時間59.2秒と比べ14%向上し,XLFコンパイラが8PEまでで最も良い値を出した6PEの108.0秒に対して2.08倍の性能向上が得られた.Effective use of cache is getting important with the increase of the speed gap between processors and memories. In this paper, cache optimization for coarse grain task parallel processing is described. Coarse grain task parallel processing uses the parallelism among coarse grain tasks such like basic blocks, loops and subroutines to increase effective performance of multiprocessor. In the proposed cache optimization, loops are decomposed to the small loops which access smaller data than cache size. Moreover, these loops are executed as consecutively as possible on the same processor to use cache effectively for data transfer among loops. In addition, the proposed cache optimization eliminates conflict misses among the data used in macro tasks which are consecutively executed on same processor by intra-variable padding which changes array dimension size. The proposed scheme is evaluated on Sun Ultra80 using spec95 swim. The performance of cache optimization among macro tasks (10.0s) gave us 10 times speedup against the sequential execution (99.8s) by elimination of conflict misses for 4 processors on which all data can be put on cache after padding because total cache size exceeds data size. Total speedup using padding and cache optimization among macro tasks (79.1s) is 18% against Sun Forte compiler on single processor (93.5s). Also, in the evaluation on IBM RS6000 SP 604e, the proposed scheme improve the performance of coarse grain task parallel processing by 14% (59.2s to 52.0s) for 8pe, and gave us 2.08 times speedup against XLF compiler for 6pe which gave us the best performance (108.0s).

    CiNii

  • SMPシステム上でのOSCARマルチグレイン並列化コンパイラの性能

    小幡 元樹, 石坂 一久, 白子 準, 笠原 博徳

    情報処理学会研究報告ARC2002-149-20(SWoPP2002)   2002 ( 81 ) 115 - 120  2002年08月  [査読有り]

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    本論文ではミレニアムプロジェクトIT21「アドバンスト並列化コンパイラ」の一環として開発しているOSCARマルチグレイン並列化コンパイラについて述べ、SMPマシン上での性能を評価する。OSCARマルチグレイン並列化コンパイラは、オンチップマルチプロセッサからハイエンドサーバに至る様々なシステム上において、従来から利用されてきたループ並列性に加え、ループ・サブルーチン・基本ブロック間の粗粒度並列性と基本ブロック内のステートメント間の近細粒度並列性を階層的に用いることを可能とする。また、メモリアクセスオーバヘッドを軽減するためのデータローカライゼーション手法を用いた、異なるループ間、すなわち粗粒度タスク間にわたるキャッシュ最適化も行うことができる。性能評価では、複数の異なるSMP上においてSPEC CPU95 FPベンチマークを用いてOSCARコンパイラの性能を評価した。その結果、16プロセッササーバIBM RegattaHではMGRIDで逐次処理に対して10.6倍の速度向上、8プロセッササーバIBM RS6000 604e High Node上ではHYDRO2Dで8.5倍、またSun V880サーバ上で4プロセッサを用いた場合、SWIMで6.0倍の速度向上を得ることができた。This paper describes OSCAR multigrain parallelizing compiler which has been developed in Japanese Millennium Project IT21 "Advanced Parallelizing Compiler" and its performance on SMP machines. The compiler realizes multigrain parallelization for chip-multiprocessors to high-end servers to hierarchically exploit coarse grain task parallelism among loops, subroutines and basic blocks and near fine grain parallelism among statements inside a basic block in addition to loop parallelism. Also, it globally optimizes cache use over different loops, or coarse grain tasks, based on data localization technique to reduce memory access overhead. Performance of OSCAR compiler for SPEC95fp is evaluated on different SMPs. For example, it gives us 10.6 times for MGRID on 16 processor IBM RegattaH, 8.5 times speedup for HYDRO2D on 8 processor IBM RS6000 604e High Node against sequential processing and 6.0 times speedup for TOMCATV using 4 processors on Sun Fire V880 server.

    CiNii

  • ミレニアムプロジェクトIT21アドバンスト並列化コンパイラにおけるマルチグレイン並列処理

    笠原 博徳

    自律分散システム研究会(名古屋大学)    2002年08月  [査読有り]

  • Cache Optimization among Coarse Grain Tasks considering Line Conflict Miss

    Kazuhisa Ishizaka, Hirofumi Nakano, Motoki Obata, Hironori Kasahara

    Technical Report of IPSJ, ARC2002-149-25(SWoPP2002)   2002 ( 81 ) 145 - 150  2002年08月  [査読有り]

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    プロセッサの高速化に伴うメインメモリとの速度差の増大により,キャッシュの有効利用は実効性能の向上に重要な役割を占めるようになっている.本論文では,プログラムを基本ブロック,ループ,サブルーチンといった粗粒度タスクに分割し,それらの間の並列性を利用する粗粒度タスク並列処理における,ラインコンフリクトミスを考慮した粗粒度タスク間キャッシュ最適化手法について述べる.本手法では,キャッシュサイズを考慮して複数のループを整合分割することによって,分割後のループがアクセスするデータサイズがキャッシュに収まるようにした後,各分割ループを粗粒度タスクと定義し,同一データを使用する粗粒度タスクを同一プロセッサ上で可能なかぎり連続に実行することのより,複数ループ間でキャッシュの有効利用を図る.さらに,連続実行される粗粒度タスク集合がアクセスするデータに対して,定義された配列サイズを拡大する方式のパディングを用いたデータレイアウトの変更によりラインコンフリクトミスの削減を行う.本手法の性能評価をSun Ultra80上でspec95 のswim用いて行った.合計キャッシュサイズが16MBとなる4PEでの実行では,swimの約13MBのデータセットはパディングによるコンフリクトミスの削減により,ほとんどがキャッシュ上に収まるため,Forteのみを用いた場合の4PEでの最小処理に対して,本手法により6.02倍の性能向上が得られた.一方,データサイズがキャッシュサイズより大きい場合の1PEでの実行では,粗粒度タスク間キャッシュ最適化とパディングの併用することにより処理時間は79.1秒となり,パディングのみを用いたForteの逐次実行時間93.5秒に対して18.2%,OSCARによる粗粒度タスク間キャッシュ最適化のみの処理時間90.1秒に対しては13.9%の性能向上が得られることがわかり,両者を組み合わせて適用する本手法の有効性が確かめられた.また,RS6000 SP 604e上では,本手法での8PE の処理時間は52.0秒と,粗粒度タスク間キャッシュ最適化のみを適用した場合の8PEの処理時間59.2秒と比べ14%向上し,XLFコンパイラが8PEまでで最も良い値を出した6PEの108.0秒に対して2.08倍の性能向上が得られた.Effective use of cache is getting important with the increase of the speed gap between processors and memories. In this paper, cache optimization for coarse grain task parallel processing is described. Coarse grain task parallel processing uses the parallelism among coarse grain tasks such like basic blocks, loops and subroutines to increase effective performance of multiprocessor. In the proposed cache optimization, loops are decomposed to the small loops which access smaller data than cache size. Moreover, these loops are executed as consecutively as possible on the same processor to use cache effectively for data transfer among loops. In addition, the proposed cache optimization eliminates conflict misses among the data used in macro tasks which are consecutively executed on same processor by intra-variable padding which changes array dimension size. The proposed scheme is evaluated on Sun Ultra80 using spec95 swim. The performance of cache optimization among macro tasks (10.0s) gave us 10 times speedup against the sequential execution (99.8s) by elimination of conflict misses for 4 processors on which all data can be put on cache after padding because total cache size exceeds data size. Total speedup using padding and cache optimization among macro tasks (79.1s) is 18% against Sun Forte compiler on single processor (93.5s). Also, in the evaluation on IBM RS6000 SP 604e, the proposed scheme improve the performance of coarse grain task parallel processing by 14% (59.2s to 52.0s) for 8pe, and gave us 2.08 times speedup against XLF compiler for 6pe which gave us the best performance (108.0s).

    CiNii

  • Multigrain Parallel Processing in Millennium Project IT21 Advanced Parallelizing Compiler

    H. Kasahara

    Sig. on Autonomous Distributed Systems, Nagoya University hosted by Prof. Toshio Fukuda    2002年08月  [査読有り]

  • 並列処理階層自動決定手法を用いた粗粒度タスク並列処理

    白子 準, 神長 浩気, 近藤 巧章, 石坂 一久, 小幡 元樹, 笠原博徳

    情報処理学会研究報告ARC2002-148-4   2002 ( 37 ) 19 - 24  2002年05月

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    チップマルチプロセッサからHPC まで幅広く使われているマルチプロセッサシステムの実効性能の向上 使い易さの向上のため 基本ブロック ループ、サブルーチン間の粗粒度並列処理・ループイタレーション間の中粒度並列処理・基本ブロック内ステートメント間の近細粒度並列処理を階層的に組合せ プログラム全域の並列性を利用するマルチグレイン並列処理が重要となっている.マルチグレイン並列処理において階層的に並列性を抽出し 効率よい並列実行を実現するためには 各々の階層(ネストレベル) の並列性に応じて 何台のプロセッサ あるいはプロセッサのグループ(プロセッサクラスタ)を割り当てるかを決定する必要がある. 本稿ではプログラム中の各階層の並列性を効果的に用いるための 各階層へ割り当てるべきプロセッサ数の決定手法を提案する。本手法の有効性を SMPサーバ IBM RS6000 PowerPC 604e High Node8プロセッサシステム上にて SPEC95FP ベンチマーク中8本を用いて評価を行った結果について述べる.For improvement performance and usablity of multiprocessor systems used from a chip multiprocessor to high performance computer, a multi-grain compilation scheme, which exploits coarse grain parallelism among loops, subroutines and basic blocks, conventional medium grain parallelism among loop-iterations in a Doall loop and near fine grain parallelism among statements inside a basic block, is important. In order to extract the parallelism of each layer(nest level) hierarchically and achieve a better performance in multi-grain parallel processing, it is necessary to determine how much processors or groups of processors(,or processor clusters) should be assigned to the layers, according to the parallelism of the target program layers. This paper proposes an automatic determination scheme of the number of pr