TOGAWA, Nozomu

写真a

Affiliation

Faculty of Science and Engineering, School of Fundamental Science and Engineering

Job title

Professor

Homepage URL

http://www.togawa.cs.waseda.ac.jp/

Profile

1992年早稲田大学理工学部卒業．1997年同大学院理工学研究科博士後期課程修了．同年博士(工学)．早稲田大学助手・講師，北九州市立大学助教授等を経て，2009年より，早稲田大学理工学術院教授（現在に至る）．集積システム設計，セキュリティ等が専門．
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Concurrent Post 【 display / non-display 】

  • Faculty of Science and Engineering   Graduate School of Fundamental Science and Engineering

  • Affiliated organization   Global Education Center

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Research Institute 【 display / non-display 】

  • 2020
    -
    2022

    国際情報通信研究センター   兼任研究員

  • 2020
    -
    2022

    理工学術院総合研究所   兼任研究員

  • 2018
    -
    2023

    次世代コンピューティング基盤研究所   プロジェクト研究所所長

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Education 【 display / non-display 】

  • 1994.04
    -
    1997.03

    Waseda University   Graduate School of Science and Engineering   Electrical Engieering  

  • 1992.04
    -
    1994.03

    Waseda University   Graduate School of Science and Engineering  

  • 1988.04
    -
    1992.03

    Waseda University   School of Science and Engineering  

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Degree 【 display / non-display 】

  • Waseda University   Dr. Eng.

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Research Experience 【 display / non-display 】

  • 2009.04
    -
    Now

    Waseda University   Faculty of Science and Engineering

  • 2007.04
    -
    2009.03

    Waseda University   Faculty of Science and Engineering

  • 2005.04
    -
    2007.03

    Waseda University   Faculty of Science and Engineering

  • 2001.04
    -
    2005.03

    The University of Kitakyushu   Faculty of Environmental Engineering

  • 2000.04
    -
    2001.03

    Waseda University   Advanced Research Institute for Science and Engineering

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Professional Memberships 【 display / non-display 】

  • 　
    　
    　

    ACM

  • 　
    　
    　

    IEEE

  • 　
    　
    　

    情報処理学会

  • 　
    　
    　

    電子情報通信学会

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Research Areas 【 display / non-display 】

  • Information security

  • Computer system

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Research Interests 【 display / non-display 】

  • information security

  • integrated system design

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Papers 【 display / non-display 】

  • An Anomalous Behavior Detection Method Based on Power Analysis Utilizing Steady State Power Waveform Predicted by LSTM

    Kazunari Takasaki, Ryoichi Kida, Nozomu Togawa

    Proceedings - 2021 IEEE 27th International Symposium on On-Line Testing and Robust System Design, IOLTS 2021     1 - 7  2021.06  [Refereed]

    　View Summary

    Hardware security issues have emerged in recent years as Internet of Things (IoT) devices have rapidly spread. Power analysis is one of the methods to detect anomalous operations, but it is hard to apply it to IoT devices where an operating system and various software programs are running and hence its power waveforms become more complex. In this paper, we propose an anomalous behavior detection method utilizing application-specific power behaviors extracted by steady-state power waveform, which is generated by LSTM (long short-term memory). The proposed method is based on extracting application-specific power behaviors by predicting steady-state power waveforms. At that time, by using LSTM, we can effectively predict steady-state power waveforms, even if they include one or more cycled waveforms and/or they are composed of many complex waveforms. In the experiment, we implement three normal application programs and one anomalous application program on a single board computer and apply the proposed method to it. The experimental results demonstrate that the proposed method successfully detects the anomalous power behavior of an anomalous application program, while the existing method cannot.

    DOI

  • Hardware-trojan classification based on the structure of trigger circuits utilizing random forests

    Tatsuki Kurihara, Nozomu Togawa

    Proceedings - 2021 IEEE 27th International Symposium on On-Line Testing and Robust System Design, IOLTS 2021     1 - 4  2021.06  [Refereed]

    　View Summary

    Recently, with the spread of Internet of Things (IoT) devices, embedded hardware devices have been used in a variety of everyday electrical items. Due to the increased demand for embedded hardware devices, some of the IC design and manufacturing steps have been outsourced to third-party vendors. Since malicious third-party vendors may insert malicious circuits, called hardware Trojans, into their products, developing an effective hardware Trojan detection method is strongly required. In this paper, we propose 25 hardware-Trojan features based on the structure of trigger circuits for machine-learning-based hardware Trojan detection. Combining the proposed features into 11 existing hardware-Trojan features, we totally utilize 36 hardware-Trojan features for classification. Then we classify the nets in an unknown netlist into a set of normal nets and Trojan nets based on the random-forest classifier. The experimental results demonstrate that the average true positive rate (TPR) becomes 63.6% and the average true negative rate (TNR) becomes 100.0%. They improve the average TPR by 14.7 points while keeping the average TNR compared to existing state-of-the-art methods. In particular, the proposed method successfully finds out Trojan nets in several benchmark circuits, which are not found by the existing method.

    DOI

  • Data Augmentation for Machine Learning-Based Hardware Trojan Detection at Gate-Level Netlists

    Kento Hasegawa, Seira Hidano, Kohei Nozawa, Shinsaku Kiyomoto, Nozomu Togawa

    Proceedings - 2021 IEEE 27th International Symposium on On-Line Testing and Robust System Design, IOLTS 2021     1 - 4  2021.06  [Refereed]

    　View Summary

    Due to the rapid growth in the information and telecommunications industries, an untrusted vendor might compromise the complicated supply chain by inserting hardware Trojans (HTs). Although hardware Trojan detection methods at gate-level netlists employing machine learning have been developed, the training dataset is insufficient. In this paper, we propose a data augmentation method for machine-learning-based hardware Trojan detection. Our proposed method replaces a gate in a hardware Trojan circuit with logically equivalent gates. The experimental results demonstrate that our proposed method successfully enhances the classification performance with all the classifiers in terms of the true positive rates (TPRs).

    DOI

  • An Approach to the Vehicle Routing Problem with Balanced Pick-up Using Ising Machines

    Siya Bao, Masashi Tawada, Shu Tanaka, Nozomu Togawa

    2021 International Symposium on VLSI Design, Automation and Test, VLSI-DAT 2021 - Proceedings    2021.04  [Refereed]

    　View Summary

    Vehicle routing problems (VRPs) can be solved as optimization problems. Practical applications of the VRPs are involved in various areas including manufacturing, supply chain, and tourism. Conventional approaches using von Neumann computers obtain good approximate solutions to the optimization problems, but conventional approaches show disadvantages of computation costs in large-scale or complex problems due to the combinatorial explosion. Oppositely, Ising machines or quantum annealing machines are non-von Neumann computers that are designed to solve complex optimization problems. In this paper, we propose an Ising-machine based approach for the vehicle routing problem with balanced pick-up (VRPBP). The development of the VRPBP is motivated by postal items pick-up services in the real-world. Our approach includes various features of VRP variants. We propose a 2-phase approach to solve the VRPBP and key elements in each phase are mapped onto quadratic unconstrained binary optimization (QUBO) forms. Specifically, the first phase belongs to the clustering phase which is an extension to the knapsack problem with additional distance and load balancing concerns. The second phase is mapped to the traveling salesman problem. Experimental results of our approach are evaluated in terms of solution quality and computation time compared with conventional approaches.

    DOI

  • Mapping induced subgraph isomorphism problems to ising models and its evaluations by an ising machine

    Natsuhito Yoshimura, Masashi Tawada, Shu Tanaka, Junya Arai, Satoshi Yagi, Hiroyuki Uchiyama, Nozomu Togawa

    IEICE Transactions on Information and Systems   E104.D ( 4 ) 481 - 489  2021.04  [Refereed]

    　View Summary

    SUMMARY Ising machines have attracted attention as they are expected to solve combinatorial optimization problems at high speed with Ising models corresponding to those problems. An induced subgraph isomorphism problem is one of the decision problems, which determines whether a specific graph structure is included in a whole graph or not. The problem can be represented by equality constraints in the words of combinatorial optimization problem. By using the penalty functions corresponding to the equality constraints, we can utilize an Ising machine to the induced subgraph isomorphism problem. The induced subgraph isomorphism problem can be seen in many practical problems, for example, finding out a particular malicious circuit in a device or particular network structure of chemical bonds in a compound. However, due to the limitation of the number of spin variables in the current Ising machines, reducing the number of spin variables is a major concern. Here, we propose an efficient Ising model mapping method to solve the induced subgraph isomorphism problem by Ising machines. Our proposed method theoretically solves the induced subgraph isomorphism problem. Furthermore, the number of spin variables in the Ising model generated by our proposed method is theoretically smaller than that of the conventional method. Experimental results demonstrate that our proposed method can successfully solve the induced subgraph isomorphism problem by using the Ising-model based simulated annealing and a real Ising machine.

    DOI

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Books and Other Publications 【 display / non-display 】

  • CMOS VLSI 回路設計 応用編

    ウェスト,ハリス著, 宇佐美公良, 池田誠, 小林和淑監訳, 戸川望他分担共訳( Part： Joint translator)

    丸善出版  2014.01 ISBN: 9784621087206

  • 組込みシステム概論

    戸川望編著

    CQ出版  2008.02 ISBN: 9784789845502

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Misc 【 display / non-display 】

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Industrial Property Rights 【 display / non-display 】

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Awards 【 display / non-display 】

  • 科学技術分野の文部科学大臣表彰・科学技術賞（研究部門）

    2018.04   文部科学省   集積回路の革新的設計技術とそのセキュリティ応用研究

    Winner： 戸川望

  • Best Paper Award

    2017.09   IEEE ICCE-Berlin   A robust scan-based side-channel attack method against HMAC-SHA-256 circuits

    Winner： Daisuke Oku, Masao Yanagisawa, Nozomu Togawa

  • Best Paper Award

    2016.10   IEEE International SoC Conference   A high-performance circuit design algorithm using datadependent approximation

    Winner： Kazushi Kawamura, Masao Yanagisawa, Nozomu Togawa

  • テレコムシステム技術賞

    2011.03   電気通信普及財団  

    Winner： 戸川 望

  • （財）船井情報科学財団 船井学術賞

    2010.04  

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Research Projects 【 display / non-display 】

  • イジングマシン共通ソフトウェア基盤の研究開発

    Project Year :

    2018.09
    -
    2023.03
     

    戸川 望

    Authorship： Principal investigator

  • Hardware-Trojan Detection for Integrated Circuit Design Data based on Machine Learning

    Grant-in-Aid for Scientific Research (B)

    Project Year :

    2019.04
    -
    2022.03
     

  • 再構成アクセラレータにおけるデータ形式最適化と精度保証

    基盤研究(B)

    Project Year :

    2018.04
    -
    2021.03
     

    木村 晋二, 戸川 望

    　View Summary

    平成30年度は、画像コーデックにおける中間データの圧縮方法および CNN (Convolutional Neural Network) のデータ形式の最適化に関する研究を行った。とくに、画像データの組込み圧縮法と、畳み込み演算における Approximate Computing 手法の研究を行った。環境整備としては、CNN の開発環境の caffe での誤差解析のための環境整備ならびにその上での評価実験と、FPGA の高位合成環境の整備とテストを行った。また、データ形式を決めた場合の誤差の伝播と蓄積の計算法についての文献調査や理論的な検討を行った。
    まず、画像処理のための画像データの組込み圧縮法に関して、情報ロスを含む Lossy圧縮法の提案を行った。本手法は、量子化と可変長符号化を組合せた方式に基づいており、メモリバンド幅を大幅に削減することを可能とした。
    同時に、CNNの誤差を許容できる性質を用いて、演算の一部を簡略化し、回路の面積、遅延、電力を削減する Approximate Computing 手法の研究を行い、乗算回路の新たな Approximate 手法をいくつか提案した。乗算では部分積の加算を繰返すが、下位側を OR で近似計算する手法や、部分積の順序を入れ替えることで精度を保持したまま回路を簡単化する手法の検討を行った。
    また、Ubuntu で caffe に基づく環境を用い、浮動小数点データに対する種々のデータ形式の適用と、乗算と加算における演算誤差の解析方法および誤差の伝播方法の研究を行った。これまでに、浮動小数点数のカスタマイズについて、仮数部のビット数を3 に、また指数部のビット数を5 に削減してもトレーニングを含め十分な認識精度が得られるという結果を得ている。ここではそれを発展させ、動的なデータ形式の変更に関する検討を行った。

  • 高信頼IoT社会を実現する分散型基盤アーキテクチャの研究開発

    戸川 望

    Authorship： Principal investigator

  • 極低エネルギー化を実現する統合化システムLSI設計技術

    戸川 望

    Authorship： Principal investigator

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Specific Research 【 display / non-display 】

  • イジング計算機による地理空間情報処理問題の高速解法

    2020  

    　View Summary

    本研究では，Society5.0の実現に不可欠となる「地理空間情報処理問題」をいくつか取り上げ，これをイジング計算機によって高速解法を実施した．地理空間情報処理問題として，ここでは実問題をベースに，複数の集積箇所を持ち移動体に容量制約を持った集配経路探索問題，アミューズメントパークを対象とした経路探索問題を取り上げ，これらを効果的にイジング模型にマッピングし，イジング計算機によって解法した．その上で既存手法と比較評価することで，イジング模型マッピングならびにイジング計算機による解法の有効性を確認した．

  • イジング計算機による組合せ最適化問題の高速解法の可能性

    2019  

    　View Summary

    　内閣府資料によれば，モビリティ，金融，創薬など，Society5.0を実現する産業分野では，数多くの「組合せ最適化問題」の高速・実時間解法が最大の困難点であり，NP困難問題など難しいクラスの組合せ最適化問題に対し，いかに「高速・実時間で」（準）最適解を求めるかがその成否を決めると言われる．　一方，非ノイマン型コンピューティング技術の決定打として量子アニーリングマシンをはじめとする「イジング計算機」が注目されている．イジング計算機は物理現象を利用することで組合せ最適化問題を高速に解法するものであり，カナダD-Wave，我が国では日立，NTT，富士通，NEC，東芝等が次々にイジング計算機を発表している．ところが，これら既存のイジング計算機が対象とした組合せ最適化問題の多くは，グラフ最大カット問題等のイジング計算機に都合が良い単純な問題ばかりであり，現実的な組合せ最適化問題の解法に至っていない．しかも現状，イジング計算機は「物理的特性」（複数のスピンのコヒーレンス時間の長時間化等）が注目されるばかりであり「イジング計算機の実応用」はあまり注目されていない．つまりイジング計算機による高速化・低電力化等はまだサンプル評価段階であり，ここに最大の問題点がある．　以上の背景のもと，本研究では，イジング計算機にブレークスルーを与え， Society5.0の実現に不可欠となる「現実的な」組合せ最適化問題に対して，イジング計算機により高速に解法することを目的に研究に取り組んだ．2019年度には，他の研究資金の成果を補うことを目的に，二次割当問題の最適解法，長方形敷き詰め問題（矩形パッキング問題）の解法，長方形敷き詰めを3次元に拡張した直方体敷き詰め問題の解法，グラフの同型判定問題の解法など，これまでイジング計算機で解法されて来なかった数々の問題の解法に挑戦し，一定の成果を得た．

  • FPGAデバイスに侵入したハードウェアトロイ検知技術の構築

    2018  

    　View Summary

    　一般に，集積回路の設計・製造工程は，設計や製造コストを削減するため積極的に外注を利用しているのが現状である．すなわち設計・製造プロセスにおいて，悪意ある設計・製造者が存在した場合，IoT機器に原理的に設計者の意図しない不正な回路部品(ハードウェアトロイと呼ばれる)の侵入の危険性がある．本研究は，FPGAデバイス（書き換え可能な回路デバイス）などの集積回路を対象に，ハードウェアトロイ回路を発見することを目的とする．本研究では，まずFPGAを含む集積回路デバイス中において，ハードウェアトロイの特徴について考察を進めた．その結果，ハードウェアトロイは，(1) 局所的に高いファンイン（入力線数）を持つ，(2) 外部入力に近い位置にある等の性質があることを見出した．これらの知見のもと，ハードウェアトロイを「学習」ならびに学習させて識別器をもとに，未知集積回路に対して，ハードウェアトロイの識別に成功した．

  • 不安定な環境発電でも永続動作可能とする超低エネルギーでロバストな集積回路設計技術

    2018   木村 晋二, 多和田 雅師, 川村 一志

    　View Summary

    IoT (Internet of Things) 時代に「もの」がネットワーク化され至るところで運用されれば，電力ネットワークから安定電力の供給は不可能となり，エネルギーの地産地消，即ち太陽光や振動など環境発電による回路駆動が必須となる．本研究では，レジスタ分散型アーキテクチャと呼ばれる基本アーキテクチャをベースに，集積回路の設計マージンを削減し，さらに短期・長期の遅延変動にロバストな集積回路設計技術を構築した．構築された集積回路設計技術は，レジスタ分散型アーキテクチャにより高位設計と物理設計とを統合したものであり，これにより集積回路の設計マージンを削減，低エネルギー化を実現する．さらに，遅延監視回路を埋め込むことで短期遅延変動に対応，複数の設計シナリオの作り込みにより長期遅延変動に対応した．結果的に，これら個別の集積回路設計技術の見込みを得た．

  • 機械学習による複合的なIoTデバイスの異常検知・回復技術の構築

    2017  

    　View Summary

    IoT（「もの」のインターネット）デバイスは多くの大規模集積回路（LSI）によって構成されが，その設計・製造プロセスにおいて，悪意ある設計・製造者が存在した場合，IoTデバイスに原理的に設計者の意図しない不正な回路部品(ハードウェアトロイと呼ばれる)の侵入の危険性がある．安全かつ安心にIoTデバイスを運用するためには，IoTデバイス中の不正な回路部品をいち早く検知，これを取り除くことで，セキュアなIoTデバイスを実現する必要が強く求められる．本研究では機械学習を積極的に利用することで，IoTデバイス中の不正回路を高精度に検知することに成功し，またIoTデバイスの消費電力を計測することで不正動作を発見することに成功した．

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Syllabus 【 display / non-display 】

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Committee Memberships 【 display / non-display 】

  • 2020.06
    -
    Now

    電子情報通信学会基礎・境界ソサイエティ  特別委員

  • 2020.06
    -
    Now

    電子情報通信学会VLSI設計技術研究専門委員会  委員

  • 2020.01
    -
    Now

    IEEE Circuits and Systems Society, Japan Joint Chapter  Vice Chair

  • 2018.04
    -
    Now

    情報処理学会 高度交通システムとスマートコミュニティ研究会  委員

  • 2018.04
    -
    Now

    内閣サイバーセキュリティセンター（NISC）  研究開発戦略専門調査会委員

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