FinFETプロセスにおけるフリップフロップ(FF)中のダミー挿入位置を最適化したレイアウト設計法について研究する．集積回路の先端製造プロセスではFinFETが主流となっているがFinの数は整数であり，PMOSとNMOSが分断できないことからダミートランジスタ挿入(ダミー挿入)が必要となる．ダミー挿入は回路中に負荷容量を追加し回路性能を悪化させる． FFは数十トランジスタの性能が互いに影響し合う複雑な回路であり最適解を導くことが難しい．ASAP7 仮想7nm PDKを対象にトランジスタモデルを拡張し仮想的にFin数として小数1位を取り入れた．同一の回路で異なるダミー挿入位置を持つ4つのFFに対してダウンヒル・シンプレックス法を適用し，エネルギー遅延積(ED積)，エネルギー遅延二乗積(ED2積)を目的関数として最適なFin数を持つFFの探査を行った．結果ダミー挿入位置によって得られるFinの解が異なる事，提供FFに比べED積で1.8%，ED2積では7.8%よい解を得る事がわかった．