吉村 猛 (ヨシムラ タケシ)

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所属

理工学術院

職名

名誉教授

学位 【 表示 / 非表示

  • 大阪大学   博士(工学)

所属学協会 【 表示 / 非表示

  •  
     
     

    電子情報通信学会

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    電子情報通信学会

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    情報処理学会

  •  
     
     

    電子情報通信学会

  •  
     
     

    電子情報通信学会

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研究キーワード 【 表示 / 非表示

  • 最適化技術、VLSI設計自動化

論文 【 表示 / 非表示

  • A Unified Scheduling Approach for Power and Resource Optimization With Multiple V-dd or/and V-th in High-Level Synthesis

    Cong Hao, Nan Wang, Takeshi Yoshimura

    IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS   36 ( 12 ) 2030 - 2043  2017年12月

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    In this paper, we focus on the low-power scheduling problem with multiple threshold and/or supply voltage technologies in high-level synthesis. We propose a unified scheduling approach which is applicable to various optimization problems, including: 1) dynamic power and resource usage co-optimization; 2) leakage power optimization; and 3) dynamic power and leakage power co-optimization. To deal with different objectives with high flexibility, three problems are divided into two common subproblems including delay assignment and resource density variance minimization, then a vertex potential-based mobility allocation model is proposed to solve two subproblems simultaneously. Experimental results show that, for dynamic power and resource co-optimization, our scheduling approach produces optimum solutions for all six benchmarks with 15 groups of data; for leakage power optimization it also greatly excels the latest existing work, by 20% leakage power reduction and 52 times speedup. Besides, for dynamic and leakage power co-optimization, the Pareto solutions are studied.

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  • Framework and VLSI architecture of measurement-domain intra prediction for compressively sensed visual contents

    Jianbin Zhou, Dajiang Zhou, Li Guo, Takeshi Yoshimura, Satoshi Goto

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E100A ( 12 ) 2869 - 2877  2017年12月

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    This paper presents a measurement-domain intra prediction coding framework that is compatible with compressive sensing (CS)-based image sensors. In this framework, we propose a low-complexity intra prediction algorithm that can be directly applied to measurements captured by the image sensor. We proposed a structural random 0/1 measurement matrix, embedding the block boundary information that can be extracted from the measurements for intra prediction. Furthermore, a low-cost Very Large Scale Integration (VLSI) architecture isimplemented for the proposed framework, by substituting the matrix multiplication with shared adders and shifters. The experimental results show that our proposed framework can compress the measurements and increase coding efficiency, with 34.9% BD-rate reduction compared to the direct output of CS-based sensors. The VLSI architecture of the proposed framework is 9.1 Kin area, and achieves the 83% reduction in size of memory bandwidth and storage for the line buffer. This could significantly reduce both the energy consumption and bandwidth in communication of wireless camera systems, which are expected to be massively deployed in the Internet of Things (IoT) era.

    DOI

  • Application of on-line machine learning in optimization algorithms: A case study for local search

    Cong Hao, Takeshi Yoshimura

    2017 9th Computer Science and Electronic Engineering Conference, CEEC 2017 - Proceedings     19 - 24  2017年11月

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    The study on machine learning has been flourishing for several years, and machine learning algorithms are being applied to various fields with great achievements. In this paper, combining the on-line machine learning method into optimization algorithms is to be studied. In many heuristic optimization algorithms, one common way to reduce execution time and improve solution optimality is, first estimating the quality of a set of candidate solutions, and solving only promising candidates in detail. Currently most estimations are performed by empirical equations, whose accuracy greatly relies on the how well the equation is designed. In this paper, we propose an on-line learning based estimator to perform the solution estimation in heuristic algorithms to improve estimation accuracy. Then a simple case study is discussed, where a local search based heuristic with random start is used, and an on-line estimator considering the properties of local search is proposed. The experiments show that the accuracy of on-line estimator is much higher than the static estimator, and is also higher than a general off-line pre-Trained learner. Even though the on-line estimator introduced special time for its training, the heuristic algorithm still speeds up by 3.7X without optimality sacrifice.

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  • A particle swarm optimization and branch and bound based algorithm for economical smart home scheduling

    Yangyizhou Wang, Cong Hao, Takeshi Yoshimura

    Midwest Symposium on Circuits and Systems   2017-   213 - 216  2017年09月

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    Smart home scheduling, as one of the most effective techniques in Demand Side Management (DSM), is now attracting more and more research interests in the recent years. In this paper we propose an efficient scheduling algorithm for smart home resident to reduce the monetary cost of the electricity. The proposed algorithm is an improved particle swarm optimization(PSO) algorithm that can schedule the smart appliances under discrete power level and quadratic pricing model. Branch and bound method is adopted to map real number values to discrete power level values. Simulation results shows that our method exceeds the previous methods both in total monetary cost and execution time.

    DOI

  • Energy-efficient scheduling method with cross-loop model for resource-limited CNN accelerator designs

    Kaiyi Yang, Shihao Wang, Jianbin Zhou, Takeshi Yoshimura

    Proceedings - IEEE International Symposium on Circuits and Systems    2017年09月

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    The state-of-the-art customized accelerators of convolution neural networks (CNN) have achieved high throughput while the huge amount of data movements still remains as the dominant part of the total energy costs. In this paper, we propose an energy-efficient scheduling approach to find an efficient dataflow that minimizes data movements with limited hardware resource budgets. In detail, two-level nested loop transformations are proposed to separate memory and computing resource constraints. This allows us to fully exploit the potential of available memory resources for reducing off-chip memory traffic. Further, the proposed cross-loop model is capable of figuring out the data locality across nested loops in CNN algorithms. Finally, energy-delay production is employed as the evaluation criteria to balancing energy and throughput performance. The experimental results show our cross-loop model can reduce the off-chip data movements by 11-21% and achieve the theoretical optimum. Therefore, the proposed scheduling method can increase the energy efficiency by at least 8.7 times.

    DOI

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書籍等出版物 【 表示 / 非表示

  • 最新VLSIの開発設計とCAD

    大附,後藤, 國尾, 福間, 石川, 吉村他

    ミマツデータシステム  1994年04月

受賞 【 表示 / 非表示

  • IEEE APCCAS2006 Best Paper Award

    2006年12月  

  • 電子情報通信学会フェロー

    2004年09月  

  • IEEE Circuits and Systems CAD Transactions Best Paper Award

    2002年06月  

  • 電子情報通信学会論文賞

    1988年  

共同研究・競争的資金等の研究課題 【 表示 / 非表示

  • 組み合わせ論的および数理計画論的高位レベル合成手法の研究

    研究期間:

    2014年04月
    -
    2017年03月
     

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    システムLSIの高位レベル合成に関する研究開発を行った。まず、スケジューリング問題では、動的電力最適化問題に対して数理計画法とグラフ理論の組合せによる手法を提案した。漏れ電力最適化では、上記手法の一部修正と後処理の追加による手法を提案した。いずれの問題でも、ほとんどの問題で最適解を得た。ポート割り当て問題では、部分解空間を考慮した局所最適解の回避手法、処理時間の短縮手法を提案し、すべての評価データについて最適解を得た。3次元LSI用TSV割り当問題では、階層設計手法により、解の品質を低下させることなく、問題の規模を削減する手法を提案し、従来手法にくらべ計算時間を約1/38にする結果を得た

  • 大規模システムLSIフロアプランベース設計基盤技術の研究

    研究期間:

    2011年04月
    -
    2014年03月
     

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    大規模システムLSIの効率的な設計環境実現を目指し、高位レベル最適化とフロアプランの両面から研究開発を行った。まず、高位レベル設計に関して、演算器の周波数、電源電圧、閾値電圧のそれぞれについて、値を最適化することにより、要求された性能を満たす範囲で消費電力を最適化する問題に取り組み、線形計画法のグラフ的解法、フローアルゴリズムによる解法を提案した。また、重要な問題の一つであるポート割り当て問題について、グラフ理論的な解法を提案した。一方、フロアプラン問題については、FPGAのためのフロアプラン手法、および2次元と3次元の特定用途向けネットワークオンチップのための物理設計手法を提案した

  • 大規模システムLSIフロアプランベース設計基盤技術の研究

    基盤研究(C)

    研究期間:

    2011年
    -
    2013年
     

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    大規模システムLSIの効率的な設計環境実現を目指し、高位レベル最適化とフロアプランの両面から研究開発を行った。
    まず、高位レベル設計に関して、演算器の周波数、電源電圧、閾値電圧のそれぞれについて、値を最適化することにより、要求された性能を満たす範囲で消費電力を最適化する問題に取り組み、線形計画法のグラフ的解法、フローアルゴリズムによる解法を提案した。また、重要な問題の一つであるポート割り当て問題について、グラフ理論的な解法を提案した。一方、フロアプラン問題については、FPGAのためのフロアプラン手法、および2次元と3次元の特定用途向けネットワークオンチップのための物理設計手法を提案した。

  • 超大規模LSI設計・実装技術の研究

    基盤研究(A)

    研究期間:

    2008年
    -
    2010年
     

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    本研究では、10年後の1億ゲートLSIの設計と実装問題を解決するために、SiS(システム・イン・シリコン)アーキテクチャの設計から、回路・デバイス、物理設計、実装までの方法論を確立し、SiS上でシステムの統合化を図り、従来のSoC(システム・オン・チップ)やSiP(システム・イン・パッケージ)で実現されている方法に比べて、LSI開発期間を1/5に、製造コストを1/10に、消費電力を1/10に削減できる基盤技術を開発した。具体的には(1)大規模システム設計方法の研究、(2)大規模LSI自動設計技術の研究開発、(3)大規模回路の性能と機能を保証する高位レベル検証技術を取り組み、超大規模回路を低消費電力化と大容量通信で実現し、設計コストと製造コストを飛躍的に削減する方法を開発した。

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特定課題研究 【 表示 / 非表示

  • 大規模システムLSIフロアプランベース設計基盤技術の研究

    2010年  

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    本研究ではフロアプランベースの設計基盤技術の確立を目指し,種々の大きさのブロックを指定された領域への配置を決定するフロアプラン手法、高位レベル設計自動化におけるスケジューリング手法、超高速回路の実現にむけたクロックスキューの最適化手法、Design for Manufacturability のための冗長ビア挿入手法に関する研究を行ない、以下の成果を得た。(1)3次元フロアプランアルゴリズム フロアプランは通常、指定された2次元の領域の中に、種々の大きさの機能モジュールを配置する問題であるが、これを3次元に拡張した問題を取り上げ、最適化アルゴリズムを開発した、従来の2次元の手法に比べ、大幅な面積削減を達成し、論文発表を行った。(2) 3次元フロアプランのためのTSV挿入最適化手法 3次元フロアプランでは異なる層の間を連結するThrough-Silicon Via(TSV)が必要になる。ここでは、TSV挿入位置の最適化手法を開発し、国際会議発表を行った。(3)高位レベルスケジューリングにおける周波数最適化手法 高位レベルスケジューリングにおける各コントロールステップの周波数を、与えられた性能を満たす範囲で最適化し、低電力化を行う手法を検討した。そして、最小コストフローアルゴリズムにより近似解を高速に求める手法、動的計画法により最適解を求める手法を開発し、それぞれ国際会議発表を行った。(3) Application Specific NoC 設計手法 フロアプランアルゴリズムを基にして、種々の大きさのコア(機能ブロック)を含むNetwork on Chip(NoC)の設計を行う手法を開発した。ここでは、まずフロアプランアルゴリズムとクラスタリングアルゴリズムを融合してコア、NI(Network Interface)およびSWの配置を決定し、次に整数計画法に基づき、スイッチ間のリンクの設計を行う。本手法は従来手法を大幅に上回る結果を出し、国際会議発表を行った。(4)チップ製造信頼性向上のための冗長ビア挿入手法 遺伝アルゴリズムに基づく冗長ビア挿入手法および最小コストフローアルゴリズムを利用して、挿入される冗長ビアの密度を均一化する手法を提案し、従来手法を上回る結果を得た。前者は論文発表、後者は国際会議発表を行った。

  • 大規模システムLSIフロアプランベース設計基盤技術の研究

    2009年  

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    本研究ではフロアプランベースの設計基盤技術の確立を目指し,種々の大きさのブロックを指定された領域への配置を決定するフロアプラン手法、高位レベル設計自動化におけるスケジューリング手法、超高速回路の実現にむけたクロックスキューの最適化手法、Design for Manufacturabilityに関して、冗長ビア導入によるチップ製造の信頼性向上に関する研究を行ない、以下の成果を得た。(1)ソフトブロックを含むフロアプラン 形状が可変なブロック(ソフトブロック)の対応として,(a)フロアプラン途中で形状変更を考慮するアルゴリズム,(b)フロアプラン後に、ブロック形状を最適化する手法を提案・評価を行った。実験の結果、(a)の手法により、余裕の少ない指定領域への配置成功率が大幅に向上すること、(b)により既存手法に比べ、配線長が15%前後削減できることを確認した。(2)高位レベルスケジューリングアルゴリズム 高位レベルスケジューリングを直接計算するのではなく、まず、タイミングの自由度から一旦、2部グラフを構築し、それをフローネットワーク上での最大フローを計算することで、より最適なタイミング割当求める方法を提案した。(3) 超高速回路のクロックスキュー最適化 レジスタのクロックドライバへの割り当てを最適化することにより、スキューを最適化する方法を検討し、ラグランジュ緩和法による最適化手法の改良を行った。これにより、解の精度向上、計算時間の短縮を実現できる見通しを得た。(4)チップ製造信頼性向上のための冗長ビア挿入手法 遺伝アルゴリズムに基づく冗長ビア挿入手法を提案した。また、最小コストフローアルゴリズムを利用して、挿入される冗長ビアの密度を均一化する手法を提案した。

  • 大規模システムLSI物理設計基盤技術の研究

    2005年  

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     本研究では大規模システムLSI物理設計基盤技術の確立を目指し,連結度の強いセル同士をまとめる「クラスタリング」,クラスタレベルでの配置の最適化を行う「フロアプラン」およびセルレベルでの「配置最適化」の各アルゴリズムの研究開発を行っている。 平成17年度はまず3000個程度のクラスタを想定した最適化基盤技術の開発とプロトタイプ作成による評価実験を行った。具体的な研究実績は以下のとおりである。(1)高速クラスタリングアルゴリズムの開発 ・セル連結度の評価関数の提案 ・連結度の強い順にセルをまとめていくための,Heapを利用した高速アルゴリズムの開発を行い,プログラムの作成および標準ベンチマークデータによる評価を行った。実験では20万セルのデータの処理時間は3秒以下と極めて高速であった。(2)大規模フロアプランアルゴリズムの開発: 従来の局所探索法に替え,Simulated Annealing法をベースとしたフロアプランのための最適化アルゴリズムを開発し,企業から提供された実データを用いて評価を行った。その結果,3000ブロックレベルでの収束回数をこれまでの約1/3に減少できることを確認した。また,平行して,特定ブロックの位置を固定するための手法の理論的検討を行った。現在,評価中である。(3)レイアウト配置最適化アルゴリズムの開発。 LU分解法を用いた2次計画最適化手法による配置最適化手法を検討し,プロトタイプ開発した。実験による評価では,従来のCG法,SOR法に比べ,3倍程度の高速化を達成した。(4)その他 関連研究として,システムLSI設計方法論および演算のスケジューリング手法の研究開発を行った。