2022/05/17 更新

写真a

イヌイシ マサヒデ
犬石 昌秀
所属
理工学術院 大学院情報生産システム研究科
職名
教授(任期付)

兼担

  • 理工学術院   基幹理工学部

学内研究所等

  • 2020年
    -
    2022年

    理工学術院総合研究所   兼任研究員

学位

  • Northwestern Univ.   Ph.D

経歴

  • 2003年04月
    -
    2016年02月

    ルネサスエレクトロニクス   生産本部技術統括部   技師長/統括部長/部長

 

論文

  • On the scaling limit of the Si-IGBTs with very narrow mesa structure

    Eikyu Katsumi, Sakai Atsushi, Matsuura Hitoshi, Nakazawa Yoshito, Akiyama Yutaka, Yamaguchi Yasuo, Inuishi Masahide

    IEEE Conference Proceedings   2016 ( ISPSD ) 211‐214  2016年

    DOI J-GLOBAL

  • A 65-nm SoC embedded 6T-SRAM designed for manufacturability with read and write operation stabilizing circuits

    Shigeki Ohbayashi, Makoto Yabuuchi, Koji Nii, Yasumasa Tsukamoto, Susumu Imaoka, Yuji Oda, Tsutomu Yoshihara, Motoshige Igarashi, Masahiko Takeuchi, Hiroshi Kawashima, Yasuo Yamaguchi, Kazuhiro Tsukamoto, Masahide Inuishi, Hiroshi Makino, Koichiro Ishibashi, Hirofumi Shinobara

    IEEE JOURNAL OF SOLID-STATE CIRCUITS   42 ( 4 ) 820 - 829  2007年04月

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    In the sub-100-nm CMOS generation, a large local Vth variability degrades the 6T-SRAM cell stability, so that we have to consider this local variability as well as the global variability to achieve high-yield SRAM products. Therefore, we need to employ some assist circuits to expand the SRAM operating margin. We propose a variability-tolerant 6T-SRAM cell layout and new circuit techniques to improve both the read and the write operating margins in the presence of a large Vth variability. By applying these circuit techniques to a 0.494-mu m(2) SRAM cell with a beta ratio of 1, which is an extremely small cell size, we can achieve a high-yield 8M-SRAM for a wide range of Vth values using a 65-nm low stand-by power (LSTP) CMOS technology.

    DOI J-GLOBAL

  • Suppression of boron penetration from source/drain-extension to improve gate leakage characteristics and gate-oxide reliability for 65-nm node CMOS and beyond

    T Hayashi, T Yamashita, K Shiga, K Hayashi, H Oda, T Eimori, M Inuishi, Y Ohji

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS   44 ( 4B ) 2157 - 2160  2005年04月

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    Boron penetration from the poly-silicon gate to the silicon substrate through gate dielectrics is a crucial problem in the dual gate complementary rnetal-oxide semiconductor (CMOS) process. Therefore, the plasma nitridation technique has been studied well, and it has succeeded to suppress boron penetration. However, boron penetration occurs not only front the doped poly-silicon gate but also from the substrate, and resulting in several degradations of gate-oxide characteristics. On the other hand, the boron concentration of source/drain (S/D) extension has been increasing with gate shrinkage. We found that boron penetration from the S/D extension becomes a crucial problem in gate leakage and gate-oxide integrity, particularly for nanoscale positive-channel MOS (pMOS). In this study, we examined several treatments in detail to suppress boron penetration from the S/D extension, and demonstrated that the plasma nitridation treatment after gate etching is the best solution for 65-nm node CMOS and beyond.

    DOI J-GLOBAL

  • Novel shallow trench isolation process from viewpoint of total strain process design for 45 nm node devices and beyond

    M Ishibashi, K Horita, M Sawada, M Kitazawa, M Igarashi, T Kuroi, T Eimori, K Kobayashi, M Inuishi, Y Ohji

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS   44 ( 4B ) 2152 - 2156  2005年04月

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    In this paper, a novel shallow trench isolation (STI) process is proposed for 45 nm node technologies and beyond. The major features of this process are the use of a fluorine-doped (F-doped) SiO(2) film for gap filling and high-temperature rapid thermal oxidation (HT-RTO) for gate oxidation. Voidless filling of a narrow trench can be realized by F-doped high-density plasma chemical vapor deposition (F-doped HDP-CVD). Moreover, electron mobility degradation caused by STI stress and junction leakage currents can be minimized using F-doped HDP-CVD with HT-RTO. It was also confirmed that compressive stress in the F-doped HDP-CVD sample is smaller in every measurement point around STI than that in the conventional HDP-CVD sample by convergent-beam electron diffraction (CBED). The Si-F bonds in the oxide film play a very important role in stress reduction, By utilizing HT-RTO, Si-F bonds remain and make the SiO(2) film in the trench coarse. This technique is a very promising 45 nm node STI scheme with high performance and high reliability.

    DOI J-GLOBAL

  • W-polymetal gate with low W/poly-Si interface resistance for high-speed/high-density embedded memory

    T Yamashita, Y Nishida, K Hayashi, T Eimori, M Inuishi, Y Ohji

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS SHORT NOTES & REVIEW PAPERS   43 ( 4B ) 1799 - 1803  2004年04月

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    A new W-polymetal gate electrode with the structure of W/WN/WSi/poly-Si is proposed. The W-polymetal gate is suitable for high-density memories since it has low resistance and is compatible with the self-aligned contact process. In our study, however, it is found that the interface of W and poly-Si has non-ohmic and quite high resistance in the case wherein only WN is used as a barrier film. This resistance increases the delay in complementary metal-oxide-semiconductor (CMOS) logic circuits and prevents high-speed operation. Our new process includes the deposition of thin WSi on poly-Si, followed by rapid thermal annealing, which results in ohmic and sufficiently low contact resistance between W and poly-Si. It is also demonstrated that selective gate reoxidation is successfully applied for this new structure, and the insertion of thin WSi does not cause any adverse effect on the electrical characteristics of metal-oxide-semiconductor field-effect transistor (MOSFET). This process is promising for high-speed and high-density embedded memory.

    DOI J-GLOBAL

  • An artificial fingerprint device (AFD): A study of identification number applications utilizing characteristics variation of polycrystalline silicon TFTs

    S Maeda, H Kuriyama, T Ipposhi, S Maegawa, Y Inoue, M Inuishi, N Kotani, T Nishimura

    IEEE TRANSACTIONS ON ELECTRON DEVICES   50 ( 6 ) 1451 - 1458  2003年06月

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    An idea for obtaining unique identification (ID) numbers using polycrystalline silicon (poly-Si) thin-film transistors (TFTs) with a logic LSI compatible process is proposed. Like an actual human fingerprint, the characteristic variations of poly-Si TFTs are utilized for ID numbers in LSIs. The variation of poly-Si TFT characteristics is random, and this method offers unique, nonalterable, and nonduplicable numbers without any special processes, unlike other methods such as flash memory and mask ROM. These characteristics are highly suitable for ID number applications. The device physics of poly-Si TFTs for realizing the stable recognition of ID numbers was studied and a recognition circuit is proposed. The design guidelines for the grain size of poly-Si and AFD applications are also discussed.

    DOI J-GLOBAL

  • Advanced retrograde well technology for 90-nm-node embedded static random access memory using high-energy parallel beam

    T Yamashita, M Kitazawa, Y Kawasaki, H Takashino, T Kuroi, Y Inoue, M Inuishi

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS SHORT NOTES & REVIEW PAPERS   41 ( 4B ) 2399 - 2403  2002年04月

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    The advantage of forming a retrograde well using a high-energy parallel beam has been experimentally clarified for the first time. A conventional batch-type implanter requires tilted implantation to suppress the spatial variation in a wafer. Tilted implantation, however, imposes a limit on inter-well isolation. since it deteriorates the punchthrough resistance between the source-drain diffusion and the well, and causes variation in the threshold voltage for metal-oxide-semiconductor field-effect transistors (MOSFETs) around the well boundary. A parallel beam produced by a single-wafer implanter is found to give quite a uniform doping profile even for W-normal implantation. Small tilt an-le implantation using a high-energy parallel beam improves inter-well isolation by similar to 0.16 mum compared with the conventional 7degrees-tilted implantation, which yields a similar to 15% reduction in the static random access memory (SRAM) cell size. This advanced retrograde well technology is indispensable for inter-well isolation of a 90-nm-node embedded SRAM with a sub-1-mum(2) cell.

    DOI J-GLOBAL

  • Clarification of floating-body effects on drive current and short channel effect in deep sub-0.25 mu m partially depleted SOI MOSFETs

    T Matsumoto, S Maeda, Y Hirano, K Eikyu, Y Yamaguchi, S Maegawa, M Inuishi, T Nishimura

    IEEE TRANSACTIONS ON ELECTRON DEVICES   49 ( 1 ) 55 - 60  2002年01月

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    We point out for the first time that floating-body effects cause the reduction of the saturation drive current in partially depleted (PD) SOI MOSFETs. It is demonstrated that when the channel concentration of the SOI MOSFETs is set higher in order to suppress the increase of the off current caused by floating-body effects, the drive current decreases due to the large body effect. In the conventional SOI structure where the source-drain junction is in contact with the buried oxide, the 0.18 mum floating PD SOI MOSFET suffers around 17% decrease in the drive current under the same threshold voltage (V-th) in comparison with body-fixed one. However, floating PD SOI MOSFETs show smaller V-th-roll-off. Further considering the short channel effect down to the minimum gate length of 0.16 mum, the current decrease becomes 6%. Also, we propose a floating PD SOI MOSFET with shallow source-drain junction (SSD) structure to suppress the floating-body effects. By using the SSD structure, we confirmed an increase in the drive current.

    DOI J-GLOBAL

  • Bulk-layout-compatible 0.18-mu m SOI-CMOS technology using body-tied partial-trench-isolation (PTI)

    Y Hirano, S Maeda, T Matsumoto, K Nii, T Iwamatsu, Y Yamaguchi, T Ipposhi, H Kawashima, S Maegawa, M Inuishi, T Nishimura

    IEEE TRANSACTIONS ON ELECTRON DEVICES   48 ( 12 ) 2816 - 2822  2001年12月

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    Partial-trench-isolated (PTI) 0.18-mum SOI-CMOS technology has been established to realize the body-tied structure and eliminate floating-body effects. The body potential of PTI SOI MOSFETs is fixed through the silicon layer under the PTI oxide. It was revealed that the body-tied PTI structure provides immunity from kink effects and improves drive current as compared with floating transistors. The SOI inherent merits were investigated by delay-time measurement. Low junction capacitance, coupling effects and low back-gate-bias effects of PTI CMOS offer excellent speed performance. Stable function and body-coupling benefits are obtained with proper body engineering. The full-bit functions of a 4-Mbit SRAM was obtained with a reasonable yield. The yield of the SOI SRAM is almost the same as that of the bulk SRAM. An abnormal leakage current was not observed up to a supply voltage of 2.6 V corresponding to the stress voltage of the burn-in process. It was demonstrated that PTI technology possesses layout and process compatibility with bulk. It is concluded that the PTI technology can expand SOI applications in system-level large-scale integrations (LSIs) by cutting off the floating-SOI constraint.

    DOI J-GLOBAL

  • Integrated Systems with New Concepts. Partially Depleted SOI Technology with Body-Tied Hybrid Trench Isolation for High-Speed System-On-a-Chip Application.

    YAMAGUCHI Y, IPPOSHI T, UEDA K, MASHIKO K, MAEGAWA S, INUISHI M, NISHIMURA T

    IEICE Trans Electron (Inst Electron Inf Commun Eng)   E84-C ( 12 ) 1735 - 1745  2001年12月

    J-GLOBAL

  • Feasibility of 0.18 mu m SOI CMOS technology using hybrid trench isolation with high resistivity substrate for embedded RF/analog applications

    S Maeda, Y Wada, K Yamamoto, H Komurasaki, T Matsumoto, Y Hirano, T Iwamatsu, Y Yamaguchi, T Ipposhi, K Ueda, K Mashiko, S Maegawa, M Inuishi

    IEEE TRANSACTIONS ON ELECTRON DEVICES   48 ( 9 ) 2065 - 2073  2001年09月

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    A 0.18 mum cilicon on insulator (SOI) complementary metal-oxide semiconductor (CMOS) technology using hybrid trench isolation with high resistivity substrate is proposed and its feasibility for embedded RF/analog applications is demonstrated. The hybrid trench isolation is a combination of partial trench isolation and full trench isolation. In the partial trench isolation region, a part of the SOI layer remains under the field oxide so as to provide scalable body-tied SOI metal-oxide-semiconductor field-effect transistors (MOSFETs), while in the full trench isolation region, the whole of the SOI layer is replaced by the field oxide so as to provide high quality passives. It is demonstrated that this technology improves the maximum oscillation frequency and the minimum noise figure of the MOSFET and the Q-factor of the inductor, compared with bulk technology. Moreover, it is verified that the partial-trench-isolated body-tied structure suppresses the floating body effect of SOI devices for RF/analog applications and thus guarantees low-noise characteristics, stability, linearity, and reliability. It is concluded that this technology will be one of the key technologies for supporting the evolution of wireless communications.

    DOI J-GLOBAL

  • Leakage Mechanism of Local Junctions Forming the Main or Tail Mode of Retention Characteristics for Dynamic Random Access Memories.

    UENO S, INOUE Y, INUISHI M, TSUBOUCHI N

    Jpn J Appl Phys Part 1   39 ( 4B ) 1963 - 1968  2000年04月

    DOI J-GLOBAL

  • Direct measurement of transient drain cuff rents in partially-depleted SOIN-channel MOSFETs using a nuclear microprobe for highly reliable device designs

    T Iwamatsu, K Nakayama, H Takaoka, M Takai, Y Yamaguchi, S Maegawa, M Inuishi, A Kinomura, Y Horino, T Nishimura

    JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS SHORT NOTES & REVIEW PAPERS   39 ( 4B ) 2236 - 2240  2000年04月

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    Transient drain currents caused by proton microprobe irradiations in partially-depleted (PD) silicon-on-insulator (SOI metal-oxide-semiconductor field-effect transistors (MOSFETs) were analyzed for soft-error issues. Transient currents of the body-tied MOSFETs can be lowered compared to those of the floating body SOI MOSFETs by suppression of the floating body effect. The effectiveness of the body-tie structure was analyzed by device simulation. Increase in the body potential by proton irradiation is suppressed efficiently in the narrow-channel body-tied SOI MOSFETs due to the low body resistance to excess carrier extraction. On the other hand, the body potential of narrow-channel floating body SOI MOSFETs increase to higher levels than those of the wide-channel MOSFETs due to the lower body capacitance, It is indicated that narrow-channel body-tied SOI MOSFETs are suitable for highly reliable devices. Moreover, a more reliable body-tied structure with high impurity concentration in the body regions to reduce the body resistance in the structure is proposed. The collected drain charge was able to be reduced by utilizing this structure. These devices are expected to be applied to highly reliable LSI's used for satellite systems, server and mainstream LSI applications of the multimedia era.

    DOI J-GLOBAL

  • Scalability of Gate/N- Overlapped Lightly Doped Drain in Deep-Submicrometer Regime.

    SHIMIZU M, MITSUI K, INUISHI M, ARIMA H, HAMAGUCHI C

    Jpn J Appl Phys Part 1   37 ( 12A ) 6340 - 6347  1998年12月

    DOI J-GLOBAL

  • Subquarter-micrometer Dual Gate Complementary Metal Oxide Semiconductor Field Effect Transistor with Ultrathin Gate Oxide of 2 nm.

    SHIMIZU M, KUROI T, INUISHI M, ARIMA H, ABE H, HAMAGUCHI C

    Jpn J Appl Phys Part 1   37 ( 11 ) 5926 - 5931  1998年11月

    DOI J-GLOBAL

  • A 1-V 46-ns 16-Mb SOI-DRAM with Body Control Technique.

    SHIMOMURA K, SHIMANO H, SAKASHITA N, OKUDA F, OASHI T, YAMAGUCHI Y, EIMORI T, INUISHI M, KYUMA K

    IEEE J Solid-State Circuits   32 ( 11 ) 1712 - 1720  1997年11月

    DOI J-GLOBAL

  • Suppression of charge carrier collection in diode with retrograde well and epitaxial layers for soft-error immunity.

    KISHIMOTO T, TAKAI M, OHNO Y, NISHIMURA T, INUISHI M, KINOMURA A, HORINO Y, FUJII K

    Nucl Instrum Method Phys Res Sect B Beam Interact Mater At   130 ( 1/4 ) 524 - 527  1997年07月

    DOI J-GLOBAL

  • Control of Carrier Collection Efficiency in n+p Diode with Retrograde Well and Epitaxial Layers.

    KISHIMOTO T, TAKAI M, OHNO Y, NISHIMURA T, INUISHI M

    Jpn J Appl Phys Part 1   36 ( 6A ) 3460 - 3462  1997年06月

    DOI J-GLOBAL

  • The Effects on Metal Oxide Semiconductor Field Effect Transistor Properties of Nitrogen Implantation into p+ Polysilicon Gate.

    YASUOKA A, KUROI T, SHIMIZU S, SHIRAHATA M, OKUMURA Y, INOUE Y, INUISHI M, NISHIMURA T, MIYOSHI H

    Jpn J Appl Phys Part 1   36 ( 2 ) 617 - 622  1997年02月

    DOI J-GLOBAL

  • Application of nitrogen implantation to ULSI.

    MURAKAMI T, KUROI T, KAWASAKI Y, INUISHI M, MATSUI Y, YASUOKA A

    Nucl Instrum Method Phys Res Sect B Beam Interact Mater At   121 ( 1/4 ) 257 - 261  1997年01月

    DOI J-GLOBAL

  • Substrate Engineering for Reduction of Alpha-Particle-Induced Charge Collection Efficiency.

    YAMASHITA T, KOMORI S, KUROI T, INUISHI M, MIYOSHI H

    Jpn J Appl Phys Part 1   35 ( 2B ) 869 - 873  1996年02月

    DOI J-GLOBAL

  • Reliability of Source-to-Drain Non-Uniformly Doped Channel (NUDC) MOSFETs for Sub-Quarter-Micron Region.

    SHIRAHATA M, OKUMURA Y, ABE Y, KUROI T, INUISHI M, MIYOSHI H

    Jpn J Appl Phys Part 1   35 ( 2B ) 874 - 881  1996年02月

    DOI J-GLOBAL

  • Impact of Nitrogen Implantation on Highly Reliable Sub-Quarter-Micron Metal Oxide Field-Effect Transistors (MOSFETs) with Lightly Doped Drain Structure.

    SHIMIZU S, KUROI T, KUSUNOKI S, OKUMURA Y, INUISHI M, MIYOSHI H

    Jpn J Appl Phys Part 1   35 ( 2B ) 802 - 806  1996年02月

    DOI J-GLOBAL

  • Clarification of Nitridation Effect on Oxide Formation Methods.

    KUROI T, SHIRAHATA M, OKUMURA Y, SHIMIZU S, TERAMOTO A, ANMA M, INUISHI M, MIYOSHI H

    Jpn J Appl Phys Part 1   35 ( 2B ) 1454 - 1459  1996年02月

    DOI J-GLOBAL

  • New P-MOSFET Hot-Carrier Degradation Model for Bi-Directional Operation.

    SHIMIZU S, TANIZAWA M, KUSUNOKI S, INUISHI M, TSUBOUCHI N

    Jpn J Appl Phys Part 1   34 ( 2B ) 889 - 894  1995年02月

    DOI J-GLOBAL

  • The Impact of Nitrogen Implantation into Highly Doped Polysilicon Gates for Highly Reliable and High-Performance Sub-Quarter-Micron Dual-Gate Complementary Metal Oxide Semiconductor.

    KUROI T, KOBAYASHI M, SHIRAHATA M, OKUMURA Y, KUSUNOKI S, INUISHI M, TSUBOUCHI N

    Jpn J Appl Phys Part 1   34 ( 2B ) 771 - 775  1995年02月

    DOI J-GLOBAL

  • Deep Submicron Field Isolation with Buried Insulator between Polysilicon Electrodes (BIPS).

    SHIMIZU M, INUISHI M, TSUKAMOTO K, ARIMA H, MIYOSHI H

    IEICE Trans Electron (Inst Electron Inf Commun Eng)   E77-C ( 8 ) 1369 - 1376  1994年08月

    J-GLOBAL

  • Bipolar Transistor with a Buried Layer Formed by High-Energy Ion Implantation for Subhalf-Micron Bipolar-Complementary Metal Oxide Semiconductor LSIs.

    KUROI T, KAWASAKI Y, ISHIGAKI Y, KINOSHITA Y, INUISHI M, TSUKAMOTO K, TSUBOUCHI N

    Jpn J Appl Phys Part 1   33 ( 1B ) 541 - 545  1994年01月

    DOI J-GLOBAL

  • Special Issue on Sub-Half Micron Si Device and Process Technologies. A Novel CMOS Structure with Polysilicon Source/Drain (PSD) Transistors by Self-Aligned Silicidation.

    SHIMIZU M, YAMAGUCHI T, INUISHI M, TSUKAMOTO K

    IEICE Trans Electron (Inst Electron Inf Commun Eng)   E76-C ( 4 ) 532 - 540  1993年04月

    J-GLOBAL

  • Proximity Gettering of Heavy Metals by High-Energy Ion Implantation.

    KUROI T, KAWASAKI Y, MOMORI S, FUKUMOTO K, INUISHI M, TSUKAMOTO K, SHINYASHIKI H, SHINGYOJI T

    Jpn J Appl Phys Part 1   32 ( 1B ) 303 - 307  1993年01月

    J-GLOBAL

  • GRADED-JUNCTION GATE/N- OVERLAPPED LDD MOSFET STRUCTURES FOR HIGH HOT-CARRIER RELIABILITY

    Y OKUMURA, T KUNIKIYO, OGOH, I, H GENJO, M INUISHI, M NAGATOMO, T MATSUKAWA

    IEEE TRANSACTIONS ON ELECTRON DEVICES   38 ( 12 ) 2647 - 2656  1991年12月

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    A newly developed gate/n- overalapped LDD MOSFET has been investigated. The MOSFET was fabricated by an oblique rotating ion implantation technique. A new formula of impurity ion profile was derived to analyze the lowering of substrate current and improvement of the degradation caused by hot-carrier effect of the MOSFET. As the results, it was proved that impurity ion profile near the drain edge is remarkably graded in the direction both along channel and toward substrate even just after the implantation, so that maximum lateral electric field is remarkably relaxed as compared with conventional LDD MOSFET. Also, the maximum point of lateral electric field at the drain edge is located apart from the main path of channel current. Moreover, the maximum point of lateral electric field at the drain edge is located under the gate electrode far from the gate edge and deep in the substrate. This tendency turned out to be promoted by an increase of both the oblique angle and the energy of implanted ions.

    DOI J-GLOBAL

  • SUBMICROMETER-GATE MOSFETS BY THE USE OF FOCUSED-ION-BEAM EXPOSURE AND A DRY DEVELOPMENT TECHNIQUE

    H MORIMOTO, K TSUKAMOTO, H SHINOHARA, M INUISHI, T KATO

    IEEE TRANSACTIONS ON ELECTRON DEVICES   34 ( 2 ) 230 - 234  1987年02月

    J-GLOBAL

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Misc

  • IoTにおける低電力LSIデバイス(SOTB)の最新技術

    山口泰男, 新川田裕樹, 蒲原史朗, 犬石昌秀

    応用物理学会春季学術講演会講演予稿集(CD-ROM)   63rd   ROMBUNNO.19P-W631-4  2016年03月

    J-GLOBAL

  • 65nm SoC向け混載SRAMでの動作マージン改善回路

    薮内 誠, 大林 茂樹, 新居 浩二, 塚本 康正, 今岡 進, 五十嵐 元繁, 竹内 雅彦, 川島 光, 牧野 博之, 山口 泰男, 塚本 和宏, 犬石 昌秀, 石橋 孝一郎, 篠原 尋史

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   106 ( 206 ) 149 - 153  2006年08月

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    SRAM動作マージンを改善するための新しい回路技術を提案する。65nm世代の6T-SRAMにこの技術を導入することで、スケーリングトレンドに沿ったセル面積0.494mm^2を実現、新規回路を導入しない場合と比べ20%の高集積化を達成した。8Mbit規模のSRAMを試作し、その安定動作による高い歩留を得ることを確認した。

    CiNii

  • スタック型フラッシュメモリーセルのカップリング比直接評価

    岡垣健, 谷沢元昭, 藤永正人, 国清辰也, 結城秀昭, 石川清志, 西川毅一, 栄森貴尚, 犬石昌秀

    応用物理学関係連合講演会講演予稿集   52nd ( 0 ) 16  2005年03月

    J-GLOBAL

  • 45nmノード以降デバイス対応歪み制御素子分離技術

    石橋真人, 堀田勝之, 沢田真人, 北沢雅志, 五十嵐元繁, 黒井隆, 栄森貴尚, 小林清輝, 犬石昌秀

    半導体・集積回路技術シンポジウム講演論文集   67th   68 - 71  2004年12月

    J-GLOBAL

  • しきい値電圧制御を用いた低電圧SOICMOSデバイス技術

    前川繁登, 一法師隆志, 犬石昌秀, 大路譲

    電子情報通信学会技術研究報告   104 ( 251(ICD2004 82-96) ) 19 - 23  2004年08月

    J-GLOBAL

  • 近接SOI MOSFET’sのセルフヒーティングによる温度上昇評価

    小松大士, 岩松俊明, 一法師隆志, 前川繁登, 犬石昌秀, 大路譲

    応用物理学関係連合講演会講演予稿集   51st ( 2 ) 967  2004年03月

    J-GLOBAL

  • ボディ電位制御技術を用いた低電圧・高速動作ABC-SOI SRAM

    一法師 隆志, 平野 有一, 新居 浩二, 塚本 康正, 前川 繁登, 犬石 昌秀, 大路 譲

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   103 ( 556 ) 33 - 36  2004年01月

     概要を見る

    独自のハイブリッドトレンチ分離を用いて,分離酸化膜を貫通して下部のSOI層へ電気的接触部を形成する直接ボディコンタクト構造を開発した.これにより,素子面積や寄生容量の増大を引き起こさずに,個々のトランジスタのボディ電位を制御できるSOIトランジスタ構造(Actively Body-bias Controlled (ABC) SOI構造)を実現することができた.このABC-SOI構造を用いて,アクセストランジスタとドライバトランジスタのボディ部をワードラインに接続した新構造SRAM(ABC-SOI SRAM)を開発した.ABC-SOI SRAMにより,スタンバイ電流の増加無しに,低電圧,高速動作を達成することが可能となった.

    CiNii

  • デバイスメーカから見たSOIウエハ評価の現状

    岩松俊明, 前川繁登, 犬石昌秀, 大路譲

    応用物理学会学術講演会講演予稿集   64th ( 0 ) 69  2003年08月

    J-GLOBAL

  • SOI‐MOSFETにおける基板浮遊効果の抑制に関する研究

    阿保智, 水谷斉治, 池田幸司, 前川繁登, 岩松俊明, 犬石昌秀, 西村正, 高井幹夫

    応用物理学関係連合講演会講演予稿集   49th ( 2 ) 884  2002年03月

    J-GLOBAL

  • 多結晶シリコン薄膜トランジスタの特性バラツキを利用した人工指紋デバイスの提案

    前田茂伸, 栗山祐忠, 一法師隆志, 前川繁登, 犬石昌秀

    電子情報通信学会大会講演論文集   2002   222  2002年03月

    J-GLOBAL

  • A-7-12 多結晶シリコン薄膜トランジスタの特性バラツキを利用した人工指紋デバイスの提案

    前田 茂伸, 栗山 祐忠, 一法師 隆志, 前川 繁登, 犬石 昌秀

    電子情報通信学会総合大会講演論文集   2002  2002年03月

    CiNii

  • 高信頼性と高性能を両立するシステムオンチップ対応CMOS

    西田征男, 佐山弘和, 太田一伸, 尾田秀一, 片山実紀, 井上靖朗, 森本博明, 犬石昌秀

    電子情報通信学会技術研究報告   101 ( 573(SDM2001 213-226) ) 17 - 23  2002年01月

    J-GLOBAL

  • デュアルオフセット構造を有する135GHz fmax SOI MOSFETの高周波アナログ混載技術

    松本拓治, 太田和伸, 平野有一, 佐山弘和, 岩松俊明, 山本和也, 加藤隆幸, 山口泰男, 犬石昌秀

    電子情報通信学会技術研究報告   101 ( 573(SDM2001 213-226) ) 31 - 36  2002年01月

    J-GLOBAL

  • 人工指紋デバイス ロジックLSI互換プロセスで作成した多結晶シリコンTFTによるセキュリティーの作りこみ

    前田茂伸, 栗山祐忠, 一法師隆志, 前川繁登, 犬石昌秀

    電子情報通信学会技術研究報告   101 ( 573(SDM2001 213-226) ) 37 - 42  2002年01月

    J-GLOBAL

  • 高信頼性と高性能を両立するシステムオンチップ対応CMOS

    西田 征男, 佐山 弘和, 太田 一伸, 尾田 秀一, 片山 実紀, 井上 靖朗, 森本 博明, 犬石 昌秀

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   101 ( 573 ) 17 - 23  2002年01月

     概要を見る

    工程の増加を伴わずに、表面チャネル(Surface channel=SC)pMOSFETと埋め込みチャネル(Buried channel=BC)pMOSFETを1つのチップ内に作ることで、高信頼性と高性能の両立を可能とする新たなデバイス構造を提案する。System-on-a-Chip(SoC)において、I/O系およびアナログ系回路にBC構造を用いることにより負バイアス・温度不安定性(NBTI)とホットキャリア注入(HCI)に対する高い信頼性と優れた雑音特性が実現される。また、コア回路にSC構造を適用することにより高速化・高集積化が実現される。

    CiNii

  • MOSFETフリッカ雑音のばらつきのバイアス依存性

    園田賢一郎, 谷沢元昭, 永久克巳, 石川清志, 熊本敏夫, 河野浩之, 犬石昌秀, 井上靖朗

    電子情報通信学会技術研究報告   101 ( 318(VLD2001 68-72) ) 13 - 18  2001年09月

    J-GLOBAL

  • SOIデバイス・プロセス技術の現状と今後の展望

    前川繁登, 一法師隆志, 犬石昌秀

    応用物理学会学術講演会講演予稿集   62nd ( 2 ) 594  2001年09月

    J-GLOBAL

  • 二重オフセットサイドウォール構造によるCMOSFETの低ゲートリーク・高性能化

    太田和伸, 佐山弘和, 尾田秀一, 井上靖朗, 犬石昌秀, 中岡弘明, 中石賢太郎, 布施玄秀, 柁谷敦宏, 小倉基次

    応用物理学会学術講演会講演予稿集   62nd ( 2 ) 692  2001年09月

    J-GLOBAL

  • SILC発生領域におけるフリッカーノイズの解析

    上野修一, 園田賢一郎, 寺本章伸, 梅田浩司, 黒井隆, 井上靖朗, 犬石昌秀

    応用物理学会学術講演会講演予稿集   62nd ( 2 ) 693  2001年09月

    J-GLOBAL

  • SOI‐MOSFETの基板浮遊効果による不安定性に関する研究

    阿保智, 水谷斉治, 前川繁登, 岩松俊明, 犬石昌秀, 西村正, 高井幹夫

    応用物理学会学術講演会講演予稿集   62nd ( 2 ) 702  2001年09月

    J-GLOBAL

  • STIの接合特性のトレンチ深さ依存性

    堀田勝之, 北澤雅志, 内田哲也, 黒井隆, 井上靖朗, 犬石昌秀

    応用物理学関係連合講演会講演予稿集   48th ( 2 ) 919  2001年03月

    J-GLOBAL

  • SILCによる電流電圧特性の劣化

    上野修一, 寺本章伸, 梅田浩司, 黒井隆, 井上靖朗, 犬石昌秀

    応用物理学関係連合講演会講演予稿集   48th ( 2 ) 805  2001年03月

    J-GLOBAL

  • MOSFETのフリッカ雑音の測定とモデルの評価

    園田賢一郎, 谷沢元昭, 永久克己, 熊本敏夫, 河野浩之, 石川清志, 小谷教彦, 犬石昌秀

    応用物理学関係連合講演会講演予稿集   48th ( 0 ) 36  2001年03月

    J-GLOBAL

  • イオンプローブを用いたSOI MOSFETの信頼性に関する研究

    水谷斉治, 阿保智, 岩松俊明, 前川繁登, 犬石昌秀, 西村正, 高井幹夫

    応用物理学関係連合講演会講演予稿集   48th ( 2 ) 917  2001年03月

    J-GLOBAL

  • 部分空乏型SOI‐MOSFETの基板浮遊効果による不安定性に関する研究

    阿保智, 水谷斉治, 前川繁登, 岩松俊明, 犬石昌秀, 西村正, 高井幹夫

    応用物理学関係連合講演会講演予稿集   48th ( 2 ) 917  2001年03月

    J-GLOBAL

  • ハイブリッドトレンチ分離構造を用いた0.10μm SOI CMOS技術

    平野有一, 松本拓治, 前田茂伸, 岩松俊明, 国清辰也, 新居浩二, 山本和也, 山口泰男, 一法師隆志, 前川繁登, 犬石昌秀

    応用物理学関係連合講演会講演予稿集   48th ( 2 ) 918  2001年03月

    J-GLOBAL

  • IT時代におけるLSI 先端LSIプロセスの技術動向

    犬石昌秀

    三菱電機技報   75 ( 3 ) 184 - 187  2001年03月

    J-GLOBAL

  • 先端LSIプロセスの技術動向 (特集 IT時代におけるLSI)

    犬石 昌秀

    三菱電機技報   75 ( 3 ) 184 - 187  2001年03月

    CiNii

  • 混載デバイスのための高信頼性100nm埋込チャネルpMOSFETs

    西田征男, 佐山弘和, 尾田秀一, 井上靖朗, 犬石昌秀

    半導体・集積回路技術シンポジウム講演論文集   59th   18 - 23  2000年12月

    J-GLOBAL

  • 高抵抗基板とハイブリッドトレンチ分離を用いた0.18μmSOI技術のRF/アナログ混載への応用について

    前田 茂伸, 和田 佳樹, 山本 和也, 小紫 浩史, 松本 拓治, 平野 有一, 岩松 俊明, 山口 泰男, 一法師 隆志, 上田 公大, 益子 耕一郎, 前川 繁登, 犬石 昌秀

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   100 ( 477 ) 47 - 53  2000年11月

     概要を見る

    RF/アナログ混載への応用に対して高抵抗基板とハイブリッドトレンチ分離を用いた0.18μm SOI CMOSが提案され、その可能性が明らかされる。ハイブリッドトレンチ分離とは、分離酸化膜の下に薄いSOI層を残すパーシャルトレンチ分離と残さない完全トレンチ分離の組み合わせである。この技術を用いて作成したSOI MOSFETを評価することにより、静電誘導損失の低減によるSOI MOSFETのRF応用に対するメリットが定量的に明らかにされる。また、このSOI MOSFETの優れたボディー固定能力と高品質のオンチップインダクタが実証される。

    CiNii

  • 内壁酸化およびゲート酸化にランプ酸化法を用いたシャロートレンチ分離による逆ナローチャネル効果の抑制

    塩沢勝臣, 堀田勝之, 伊藤康悦, 梅田浩司, 内田哲也, 徳田安紀, 井上靖朗, 佐藤真一, 犬石昌秀

    電子情報通信学会技術研究報告   100 ( 374(SDM2000 148-157) ) 53 - 59  2000年10月

    J-GLOBAL

  • 統計的ばらつき予測のための回路モデルパラメータ生成システムの構築

    木寺真琴, 谷沢元昭, 園田賢一郎, 石川清志, 小谷教彦, 犬石昌秀

    電子情報通信学会技術研究報告   100 ( 293(VLD2000 48-56) ) 35 - 40  2000年09月

    J-GLOBAL

  • BSTキャパシタにおける電極材料及びポスト処理の影響

    奥平智仁, 油谷明栄, 柏原慶一朗, 常峰美和, 伊藤博巳, 犬石昌秀

    応用物理学関係連合講演会講演予稿集   47th ( 2 ) 508  2000年03月

    J-GLOBAL

  • 2トラップモデルによるテイル分布の解析

    上野修一, 井上靖朗, 犬石昌秀

    応用物理学関係連合講演会講演予稿集   47th ( 2 ) 904  2000年03月

    J-GLOBAL

  • イオンプローブを用いたSOI MOSFETの基板浮遊効果の抑制に関する研究

    阿保智, 前川繁登, 岩松俊明, 犬石昌秀, 西村正, 高井幹夫

    応用物理学関係連合講演会講演予稿集   47th ( 2 ) 886  2000年03月

    J-GLOBAL

  • ボディ浮遊SOI MOSトランジスタの電流駆動能力低下メカニズムとその改善構造

    松本拓治, 前田茂伸, 平野有一, 山口泰男, 前川繁登, 犬石昌秀, 西村正

    電子情報通信学会技術研究報告   99 ( 681(SDM99 225-234) ) 1 - 6  2000年03月

    J-GLOBAL

  • BSTキャパシタにおける成膜時及びポスト処理時酸化性の影響

    奥平智仁, 油谷明栄, 柏原慶一朗, 常峰美和, 伊藤博巳, 犬石昌秀

    半導体・集積回路技術シンポジウム講演論文集   57th   97 - 102  1999年12月

    J-GLOBAL

  • パーシャルトレンチ分離構造を用いたバルクレイアウト互換0.18μm SOI CMOS技術

    平野 有一, 前田 茂伸, 松本 拓治, 新居 浩二, 岩松 俊明, 山口 泰男, 一法師 隆志, 川島 光, 前川 繁登, 犬石 昌秀, 西村 正

    半導体・集積回路技術シンポジウム講演論文集   57   19 - 24  1999年12月

    CiNii

  • BSTキャパシタにおける成膜時及びポスト処理時酸化性の影響

    奥平 智仁, 油谷 明栄, 柏原 慶一朗, 常峰 美和, 伊藤 博巳, 犬石 昌秀

    半導体・集積回路技術シンポジウム講演論文集   57   97 - 102  1999年12月

    CiNii

  • 2000最新半導体プロセス技術 Technology & Equipment 第1編 第2章 0.13μm時代の新材料/新プロセス技術 高誘電体導入を狙うキャパシタ形成プロセス

    柏原慶一朗, 常峰美和, 油谷明栄, 奥平智仁, 藤田靖, 堀川剛, 芝野照夫, 大森達夫, 犬石昌秀

    月刊Semiconductor World   18 ( 13 ) 58 - 64  1999年11月

    J-GLOBAL

  • 2つのトラップ準位を介したTrap Assisted TunnelingによるDRAMリテンションテール特性の解析

    上野修一, 井上聡朗, 犬石昌秀

    応用物理学会学術講演会講演予稿集   60th ( 2 ) 758  1999年09月

    J-GLOBAL

  • コバルトシリサイド抵抗に与えるp+ポリシリコンゲートドーピングの影響

    西田征男, 佐山弘和, 大石敏之, 尾田秀一, 井上靖朗, 犬石昌秀

    応用物理学会学術講演会講演予稿集   60th ( 2 ) 643  1999年09月

    J-GLOBAL

  • 半導体製造プロセス用ケミカルスの新展開 Part 1 次世代DRAM用ペロブスカイト誘電体キャパシター

    伊藤博巳, 柏原慶一朗, 常峰美和, 奥平智仁, 油谷明栄, 犬石昌秀

    月刊ファインケミカル   28 ( 14 ) 24 - 36  1999年08月

    J-GLOBAL

  • 微細MOSFETの高性能化に向けた窒素イオン注入技術

    黒井 隆, 清水 悟, 井上 靖郎, 犬石 昌秀

    応用物理   66 ( 4 ) 381 - 384  1997年

     概要を見る

    微細MOSFETの高性能,高信頼化を実現するための新しい窒素イオン注入技術についで述べる.ポリシリコンゲート電極に窒素イオン注入を行い窒素をゲート酸化膜に拡散させることで窒化酸化膜力形成できる.この技術を用いてボロンのゲート電極からの突き抜けが抑制できると同時に,ホットキャリア耐性などのゲート酸化膜信頼性を向上させることがでぎる.ざらに, MOSFETのソースドレイン領域に注入される窒素の影響で,不純物の拡散を抑制し,接合リーク電流を増加させることなく浅し接合の形成が河能となる.

    DOI CiNii

  • 改良リセストLOCOS(MR LOCOS)による256MDRAM対応の素子分離

    酒井舞子, 黒井隆, 内田哲也, 安田徹, 小森重樹, 奥村喜紀, 犬石昌秀, 三好寛和

    応用物理学会学術講演会講演予稿集   57th ( 2 ) 622  1996年09月

    J-GLOBAL

  • ホットキャリア劣化のゲート酸化膜厚依存性

    西田征男, 清水悟, 黒井隆, 犬石昌秀, 三好寛和

    応用物理学会学術講演会講演予稿集   57th ( 2 ) 669  1996年09月

    J-GLOBAL

  • チャネル窒素注入による微細NMOSFETの低Vth化

    古川彰彦, 阿部雄次, 清水悟, 黒井隆, 徳田安紀, 犬石昌秀

    応用物理学会学術講演会講演予稿集   57th ( 2 ) 668  1996年09月

    J-GLOBAL

  • 0.25μm WポリサイドデュアルゲートCMOS開発

    佐山弘和, 黒井隆, 清水悟, 白畑正芳, 奥村喜紀, 犬石昌秀, 三好寛和

    応用物理学会学術講演会講演予稿集   57th ( 2 ) 664  1996年09月

    J-GLOBAL

  • 超LSI技術 20 デバイスとプロセス その10 イオン注入によるクォータミクロンCMOS構造設計

    黒井隆, 清水悟, 奥村喜紀, 犬石昌秀, 平尾正

    半導体研究   42   45 - 88  1996年08月

    J-GLOBAL

  • VLSIシンポから3セッションを報告 強誘電体不揮発メモリ/トレンチ素子分離/低k絶縁膜

    中込儀延, 犬石昌秀, ANAND M B

    月刊Semiconductor World   15 ( 8 ) 42 - 46  1996年08月

    J-GLOBAL

  • ディープサブミクロン領域におけるACホットキャリヤ劣化寿命予測シミュレーション

    清水 悟, 谷沢 元昭, 楠 茂, 犬石 昌秀, 三好 寛和

    電子情報通信学会論文誌. C-2, エレクトロニクス 2-電子素子・応用   79 ( 6 ) 273 - 281  1996年06月

     概要を見る

    ULSIは,デイープサブミクロン領域への微細化による高集積化と共に,低電源電圧での高性能動作が要求されてきている. このような要求に対して,電源電圧を下げても従来の信頼性判定基準である直流(DC)ストレスによるMOSトランジスタのホットキャリヤ寿命の見積りでは,劣化を過剰に見積もるため, トランジスタ性能が制限されてしまう.従って,実回路動作状態での実質的なデバイスの寿命である交流(AC)寿命を,精度良く求める手法が切望されている.我々は,ホットキャリヤ劣化速度係数がストレス条件に依存し,ゲート電圧とドレーン電圧の差を用いた実験式が導かれることを見いだした.このホットキャリヤ劣化速度係数のストレス条件依存性をACホットキャリヤ寿命予測シミュレータに取り入れることにより,DCストレス下におけるトランジスタ特性の劣化もACストレス下における回路動作の変化についても,精度良く予測することができる. また,DC寿命に代わるホットキャリヤ寿命判定基準として, このACホットキャリヤ寿命予測シミュレーションを用いてデューテイ比を求める手法を提案する.

    CiNii

  • ベリッドチャネル形nMOSFETによるソース/ドレーン対称構造のフラッシュメモリセル

    尾田 秀一, 上野 修一, 味香 夏夫, 犬石 昌秀, 三好 寛和

    電子情報通信学会論文誌. C-2, エレクトロニクス 2-電子素子・応用   79 ( 6 ) 282 - 289  1996年06月

     概要を見る

    フラッシュメモリでは,メモリセルへの書き込みはチャネルホットエレクトロン注入を用い,消去はFNトンネリングを用いて行う.そのため,高い印加電圧が必要である. メモリセル構造は,効率的に書き込み/消去を行うためにソース/ドレーン非対称構造となっている.微細化を進めて行くうえで, これらの動作電圧の高いことやソース/ドレーンが非対称構造であることが問題となる. これらの問題に対し,べリッドチャネル形nMOSFETを用いたメモリセルを試作し,ホットキャリヤ注入効率を向上させ,低電源電圧化,対称構造化を図った.更に, フローテイングゲートに窒素を注入することでトンネル酸化膜の信頼性を向上させた.

    CiNii

  • ディープサブミクロンMOSトランジスタ技術 ベリッドチャネル形nMOSFETによるソース/ドレーン対称構造のフラッシュメモリセル

    尾田秀一, 上野修一, 味香夏夫, 犬石昌秀, 三好寛和

    電子情報通信学会論文誌 C-2   79 ( 6 ) 282 - 289  1996年06月

    J-GLOBAL

  • 窒素注入を用いた高信頼性化サブクォータミクロンCMOS

    清水悟, 黒井隆, 川崎洋司, 楠茂, 奥村喜紀, 犬石昌秀, 三好寛和

    応用物理学関係連合講演会講演予稿集   43rd ( 2 ) 690  1996年03月

    J-GLOBAL

  • 高圧ドライ酸化による0.25μmLOCOS分離

    山下朋弘, 黒井隆, 小森重樹, 内田哲也, 小林清輝, 犬石昌秀, 三好寛和

    応用物理学関係連合講演会講演予稿集   43rd ( 2 ) 729  1996年03月

    J-GLOBAL

  • 0.15μmCMOSトランジスタの高性能, 高信頼性化プロセス

    清水 悟, 黒井 隆, 酒井 舞子, 藤野 毅, 前田 容志, 堤 聡明, 広瀬 幸範, 楠 茂, 犬石 昌秀, 平尾 正

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   95 ( 194 ) 47 - 54  1995年07月

     概要を見る

    高性能,高信頼性を有する0.15μmCMOSトランジスタの新規プロセスを開発した。特徴は、以下の通り。(1)シリコン注入を用いたCoSi_2/Si基板界面の改善による浅い接合形成。(2)ゲート電極への窒素注入を用いたゲート窒化酸化膜形成による信頼性の改善。(3)ゲートアラウンドマスクを用いた選択的チャネル注入による接合容量の低減。これらの新規プロセスを用いる事で、ゲート長が0.15μmのトランジスタのホットキャリア耐圧が2Vをクリアし、CMOSリングオシレータにおいて、Vcc=2Vで21psec/段のゲート遅延時間が実現できた。また、0.15μmMOSにおいても、スケーリングメリットがある事を示した。

    CiNii

  • The Impact of Proximity Gettering on Junction Characteristics.

    KUROI T, INUISHI M

    超LSIウルトラクリーンテクノロジーシンポジウム   22nd   333 - 342  1994年08月

    J-GLOBAL

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産業財産権

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講演・口頭発表等

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特定課題研究

  • パワー半導体デバイスの研究

    2019年  

     概要を見る

    ダイオードとIGBTを同一チップに内蔵して、順方向と逆方向に電流を流せるReverse conducting IGBT は ①snap backによる電流の不連続、不均一な変化の抑制、②内蔵ダイオードの逆回復特性の改良、③IGBTのturn off 特性の改善による消費電力ロスの抑制、などの課題が有り、課題解決には裏面構造、裏面の高濃度N型領域とP型領域のレイアウト、表面側ダイオードの構造、レイアウトと動作への影響を明確に解析することが重要である。このため、プロセス・デバイスシミュレーションと回路シミュレーションを組み合わせたmixed mode の数値解析により、内部動作機構を解析し、構造設計の方法を明らかにした。

 

現在担当している科目

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